FPGA的FIR抽取濾波器設(shè)計(jì)

1、用fpga實(shí)現(xiàn)抽取濾波器比較復(fù)雜，主要是因?yàn)樵趂pga中缺乏實(shí)現(xiàn)乘法運(yùn) 算的有效結(jié)構(gòu)，現(xiàn)在，fpga屮集成了硬件乘法器，使fpga在數(shù)字信號(hào)處理 方面有了長(zhǎng)足的進(jìn)步。本文介紹了一種采用xilinx公司的xc2v1000實(shí)現(xiàn)f1r 抽取濾波器的設(shè)計(jì)方法。具體實(shí)現(xiàn)結(jié)構(gòu)設(shè)計(jì)基于抽取濾波器的工作原理，本文采用xc2v1000實(shí)現(xiàn)了一個(gè)抽取率為2、具有線(xiàn)性相位的3階f1r抽取濾波器，利用原理圖和vhdl共同完成源文 件設(shè)計(jì)。圖1是抽取濾波器的頂層原理圖。其中，clock是工作時(shí)鐘，reset 是復(fù)位信號(hào)，enable是輸入數(shù)據(jù)冇效信號(hào)，data_in( 17:0)是輸入數(shù)據(jù)， data_out(17:0

2、)是輸出數(shù)據(jù)，valid是輸出數(shù)據(jù)有效信號(hào)。adderl 8是加法器模 塊，multl8是乘法器模塊，acc36是累加器模塊，signal_36to 1 8是數(shù)據(jù)截位 器模塊，fir_controller是控制器模塊。控制器定時(shí)向加法器、乘法器和累加 器發(fā)送數(shù)據(jù)或控制信號(hào)，實(shí)現(xiàn)流水線(xiàn)操作。dr旳圖1抽取濾波器頂層原理圖控制器控制器是抽取濾波器的核心模塊，有兩個(gè)功能：一是接收輸入數(shù)據(jù)，二 是向其它模塊發(fā)送數(shù)據(jù)和控制信號(hào)。它根據(jù)加法器、乘法器和累加器的時(shí)序 特性，有規(guī)律地向加法器發(fā)送抽頭數(shù)據(jù)，向乘法器發(fā)送系數(shù)，向累加器發(fā)送 控制信號(hào)，讓加法器、乘法器和累加器在每個(gè)時(shí)鐘周期都完成指定的任務(wù)， 從而實(shí)

3、現(xiàn)流水線(xiàn)操作。控制器用vhdl語(yǔ)言描述，用寄存器存放抽頭和系數(shù)。加法器的輸入和輸出都是18 bit,用vhdl語(yǔ)言描述實(shí)現(xiàn)。它有兩個(gè)工 作時(shí)鐘的延遲，在輸入數(shù)據(jù)準(zhǔn)備好的情況下，第一個(gè)時(shí)鐘得出相加結(jié)果，第 二個(gè)時(shí)鐘把相加結(jié)果鎖存輸出。乘法器乘法器為18 bit輸入，36 bit輸出，用庫(kù)元件mult18x18s和36 bit鎖 存器實(shí)現(xiàn)。mult18x18s是xc2v1000 口帶的18x18 bit fi®件乘法器，單個(gè)吋 鐘就可完成乘法運(yùn)算。36 bit鎖存器工作于時(shí)鐘的上升沿，用vhdl語(yǔ)言描 述。乘法器(multl8)也有兩個(gè)工作時(shí)鐘的延時(shí)，在輸入數(shù)據(jù)準(zhǔn)備好的情況下， 第一個(gè)吋

4、鐘得出相乘結(jié)果，第二個(gè)吋鐘把相乘結(jié)果鎖存輸出。加法器和乘法 器采用鎖存輸出的結(jié)構(gòu)，雖然增加了一個(gè)工作時(shí)鐘的延遲，但冇利于抽取濾 波器穩(wěn)定的工作，提高可靠性。累加器36 bit累加器用于累加乘法器的輸出，得出濾波結(jié)果。它有一個(gè)控制端口 clr,當(dāng)clr為高電平時(shí)，輸出前一倫累加結(jié)果，并初始化，開(kāi)始新一輪累加; 當(dāng)clr為低電平時(shí)，進(jìn)行累加運(yùn)算。累加器用vhdl語(yǔ)言描述。數(shù)據(jù)截位器數(shù)據(jù)截位器用vhdl語(yǔ)言描述，用于把累加器的36bit輸出進(jìn)行取舍處 理，一般截掉數(shù)據(jù)低位部分，保留數(shù)據(jù)高位。為了對(duì)抽取濾波器進(jìn)行功能仿 真，這里截掉數(shù)據(jù)高18bit,保留數(shù)據(jù)低18bito工作過(guò)程及功能仿真下而以抽取濾

5、波器完成一次捕取濾波的全過(guò)程為例，說(shuō)明抽取濾波器的 工作過(guò)程。假設(shè)時(shí)鐘1、時(shí)鐘2、時(shí)鐘3和時(shí)鐘4控制器已接收了數(shù)據(jù)x(n3)、 x(n-2) x(n-l)和 x(n),那么，時(shí)鐘5：控制器向加法器發(fā)送數(shù)據(jù)x(n)和x(n-3)；時(shí)鐘6：加法器進(jìn)行x(n) + x(n-3)運(yùn)算；控制器向加法器發(fā)送數(shù)據(jù)x(n-l)和 x(n-2)；時(shí)鐘7：加法器進(jìn)行x(n-l)+x(n-2)運(yùn)算,輸出x(n)+x(n-3)運(yùn)算結(jié)果。控制器 向乘法器發(fā)送系數(shù)h(0)；時(shí)鐘8：加法器輸出x(n-l)+x(n-2)運(yùn)算結(jié)果,乘法器進(jìn)行h(0) x(n)+x(n-3) 運(yùn)算，控制器向乘法器發(fā)送系數(shù)h(l)；時(shí)鐘9：乘法器

6、進(jìn)行h(l) x(nl)+x(n2)運(yùn)算，輸岀h(0) x(n)+x(n-3)運(yùn)算結(jié) 果?？刂破飨蚶奂悠靼l(fā)送控制信號(hào)(cli為高電平)；時(shí)鐘10：乘法器輸出h(l)l x(n-l)+x(n-2)j運(yùn)算結(jié)果。累加器初始化，開(kāi)始累 加操作?？刂破飨蚶奂悠靼l(fā)送控制信號(hào)(clr為低電平)；時(shí)鐘11：累加器進(jìn)行累加運(yùn)算:h(0) x(n)+x(n3)+ h(l) x(nl)+x(n2)?？?制器向累加器發(fā)送控制信號(hào)(clr為高電平)，控制器輸出濾波數(shù)據(jù)有效信號(hào) (valid為高電平)；時(shí)鐘 12：累加器輸出 h(0)f x(n)+x(n3)+ h(l)f x(n-1 )+x(n-2)累加結(jié)果，并 初始化

7、，開(kāi)始新一輪累加操作?？刂破鬏敵鰹V波數(shù)據(jù)無(wú)效信號(hào)(valid為低電 平)。以上就是抽取濾波器完成一次抽取濾波的全過(guò)程?？梢?jiàn)，從數(shù)據(jù)x(n)輸 入到濾波結(jié)果y(n)輸出需要8個(gè)工作時(shí)鐘。如果控制器不停地向乘法器和加 法器發(fā)送抽頭、系數(shù)和控制信號(hào)，就會(huì)形成流水線(xiàn)操作，那么每過(guò)兩個(gè)時(shí)鐘， 抽取濾波器就會(huì)輸出一個(gè)濾波結(jié)果。兩點(diǎn)注意事項(xiàng)(1) 兩個(gè)n位二進(jìn)制數(shù)相加，其和至少需要n+1位二進(jìn)制數(shù)才能正確表示。 本設(shè)計(jì)中的加法器輸入/輸出都是18bit,為了防止加法器溢出，應(yīng)確保18bit 輸入數(shù)據(jù)x(n)的最高兩位相同(都是符號(hào)位)。(2) 為了實(shí)現(xiàn)抽取濾波器的多級(jí)串聯(lián)結(jié)構(gòu)，應(yīng)統(tǒng)一輸入數(shù)據(jù)有效信號(hào) ena

8、ble和輸出數(shù)據(jù)有效信號(hào)valid的時(shí)序要求。木設(shè)計(jì)規(guī)定控制器在累加器輸 出濾波結(jié)果后的下一個(gè)時(shí)鐘送出濾波結(jié)果冇效信號(hào)，時(shí)寬為一個(gè)工作時(shí)鐘周 期。設(shè)計(jì)特點(diǎn)采用此設(shè)計(jì)結(jié)構(gòu)實(shí)現(xiàn)抽取濾波器有以下三個(gè)特點(diǎn):(1)節(jié)省片內(nèi)資源，提高資源使用效率。由于利用ip核生成的濾波器往往 不能針対實(shí)際情況合理的利用片內(nèi)資源，造成資源浪費(fèi)。本設(shè)計(jì)采用了流水 線(xiàn)結(jié)構(gòu)，所有功能模塊都滿(mǎn)負(fù)荷工作，沒(méi)有空閑等待時(shí)鐘，從而節(jié)省了片內(nèi) 資源，提高了資源利用率。(2) nj'以實(shí)現(xiàn)抽取濾波器多級(jí)結(jié)構(gòu)。針對(duì)抽取濾波器的輸岀特性，可以采 取相同的設(shè)計(jì)方法，再設(shè)計(jì)一級(jí)抽取濾波器，對(duì)前一級(jí)輸出的數(shù)據(jù)再次抽取 濾波，從而實(shí)現(xiàn)多級(jí)抽取濾波器結(jié)構(gòu)。(3) 設(shè)計(jì)靈活，擴(kuò)展性強(qiáng)。用寄存器存放抽頭和系數(shù)適用于濾波器階數(shù)較 少的情況，如果需要用上百階的抽取濾波，最好用xc2v1000片內(nèi)ram存放 抽頭和系數(shù)，這時(shí)只要稍微改動(dòng)控制器的邏輯設(shè)計(jì)即可實(shí)現(xiàn)。在此