組合邏輯電路設計與實驗報告

1、組合邏輯電路設計實驗報告1. 實驗題目組合電路邏輯設計一： 用卡諾圖設計8421碼轉(zhuǎn)換為格雷碼的轉(zhuǎn)換電路。 用74LS197產(chǎn)生連續(xù)的8421碼，并接入轉(zhuǎn)換電路。 記錄輸入輸出所有信號的波形。組合電路邏輯設計二： 用卡諾圖設計BCD碼轉(zhuǎn)換為顯示七段碼的轉(zhuǎn)換電路。 用74LS197產(chǎn)生連續(xù)的8421碼，并接入轉(zhuǎn)換電路。 把轉(zhuǎn)換后的七段碼送入共陰極數(shù)碼管，記錄顯示的效果2. 實驗目的(1) 學習熟練運用卡諾圖由真值表化簡得出表達式(2) 熟悉了解74LS197元件的性質(zhì)及其使用3. 程序設計格雷碼轉(zhuǎn)化：真值表如下：卡諾圖：C*C*Dj；i Di：&、0001111000000001111R

2、110000101111Go 二 DoDi D0D1 = Do 二 DiDi；o00011110000100101L1J01100r 11L1101001IGi 二 D1D2 D1D2 二 Di 二 D2Di；o00011110QQuPl01010111nI011000uG2 = D2D3 D2D3 = D2 二 D3010。0111100000A010011110B11100DJG3 = D3ruU2：A40WU2：0A£2A/0 All A-2 m40盹U2 C令431371刀10.a 旳剛坨PA4舸図A7aols1lA?5 B3TC七段碼顯示：真值表如下:BcoaBCD2eco

3、iBCDOi匚rr工czzrnrr工r1101011111111011卡諾圖:100d3l：Di；c0001111000丄0X010Aa1111<1VyFK101x7S3 二 Di D3 D2D。 D2D0 二 Di D3 Do 二 D2Sc = D1 Do D29 = D2 D0D1 DoDi=D2Do 三 Di9 = D3 DiD2DiD 0 D1D0D2 D oD2Sf = D3 DiD 0 DiD2 D 0D2d3.300011110000X10100X01100XX101XxSe = DiD 0 D oD 2pE3：2So00011110OC0；iAjoi01X111aY廠10

4、a1VSg = D3 DiD2 DiD。DiD 2Sg = D3 Di 二 D2 DiD 0電路原理圖如下:U1ruu-gjjg iUl&ffDO4.程序運行與測試格雷碼轉(zhuǎn)化:邏輯分析儀顯示波形:Ul&gW*七段數(shù)碼管顯示:5.實驗總結(jié)與心得相關知識： 異步二進制加法計數(shù)器滿足二進制加法原則：逢二進一(1+1=10,即Q由1-0時有進位。) 組成二進制加法計數(shù)器時，各觸發(fā)器應當滿足： 每輸入一個計數(shù)脈沖，觸發(fā)器應當翻轉(zhuǎn)一次； 當?shù)臀挥|發(fā)器由1變?yōu)?時，應輸出一個進位信號加到相鄰 高位觸發(fā)器的計數(shù)輸入端。集成4位二進制異步加法計數(shù)器：74LS197U1O O O Q3 2O D

5、O Q3 hJO亠i>CLK1 >CLK2PLMR74LS197MR是異步清零端；PL是計數(shù)和置數(shù)控制端；CLK1和CLK2是兩組時 鐘脈沖輸入端。D0D3是并行輸入數(shù)據(jù)端；Q0Q3是計數(shù)器狀態(tài)輸出端。本實驗中，把CP加在CLK1處，將CLK2與 Q0連接起來，實現(xiàn)了內(nèi) 部兩個計數(shù)器的級聯(lián)構(gòu)成4位二進制即十六進制異步加法計數(shù)器。74LS197具有以下功能：(1) 清零功能當MR=0時，計數(shù)器異步清零。本實驗中將Q1、Q3的輸出連接與非門后到 MR,就是為了 當計數(shù)器輸出10時(即1010)，使得MR=0，實現(xiàn)清零，使得 計數(shù)器重新從零開始。(2) 置數(shù)功能當MR=1, PL=Q計數(shù)器異步置數(shù)。(3) 二進制異步加法計數(shù)功能當MR=1, PL=1,異步加法計數(shù)。共陰極數(shù)碼管共陰極數(shù)碼管是把所有l(wèi)ed的陰極連接到共同接點com而每個led