第 集成電路制造工藝PPT課件

1、2021-11-1712. 代客戶加工（代工）方式 芯片設(shè)計(jì)單位和工藝制造單位的分離芯片設(shè)計(jì)單位和工藝制造單位的分離，即芯片設(shè)計(jì)單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實(shí)現(xiàn)，即代客戶加工（簡(jiǎn)稱代工）方式代客戶加工（簡(jiǎn)稱代工）方式。 代工方式已成為集成電路技術(shù)發(fā)展的一個(gè)重要特征重要特征。 引言第2頁(yè)/共54頁(yè)第1頁(yè)/共54頁(yè)2021-11-1723. PDK文件 首先，代工單位代工單位將經(jīng)過(guò)前期開(kāi)發(fā)確定的一套工工藝設(shè)計(jì)文件藝設(shè)計(jì)文件PDKPDK（Pocess Design Kits)通過(guò)因特網(wǎng)傳送給設(shè)計(jì)單位。 PDK文件包括：工藝電路模擬用的器件的器件的SPICESPICE參數(shù)

2、參數(shù)，版圖設(shè)計(jì)用的層次定義層次定義，設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則，晶晶體管、電阻、電容等元件和通孔（體管、電阻、電容等元件和通孔（VIAVIA）、焊）、焊盤(pán)等基本結(jié)構(gòu)的版圖盤(pán)等基本結(jié)構(gòu)的版圖，與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)設(shè)計(jì)規(guī)則檢查（規(guī)則檢查（DRCDRC）、參數(shù)提取（）、參數(shù)提?。‥XTEXT）和版圖）和版圖電路對(duì)照（電路對(duì)照（LVSLVS）用的文件。）用的文件。 引言第3頁(yè)/共54頁(yè)第2頁(yè)/共54頁(yè)2021-11-1734. 電路設(shè)計(jì)和電路仿真 設(shè)計(jì)單位設(shè)計(jì)單位根據(jù)研究項(xiàng)目研究項(xiàng)目提出的技術(shù)指標(biāo)技術(shù)指標(biāo)，在自己掌握的電路與系統(tǒng)知識(shí)電路與系統(tǒng)知識(shí)的基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)工藝數(shù)據(jù)和CAD/EDACAD/

3、EDA工具工具，進(jìn)行電路設(shè)電路設(shè)計(jì)、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計(jì)、計(jì)、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查設(shè)計(jì)規(guī)則檢查DRCDRC、參數(shù)提取和版圖電路圖對(duì)、參數(shù)提取和版圖電路圖對(duì)照照LVSLVS，最終生成通常稱之為GDS-GDS-格式的版格式的版圖文件圖文件。再通過(guò)因特網(wǎng)傳送到代工單位。 引言第4頁(yè)/共54頁(yè)第3頁(yè)/共54頁(yè)2021-11-1745. 掩模與流片 代工單位代工單位根據(jù)設(shè)計(jì)單位提供的GDS-GDS-格式格式的版版圖數(shù)據(jù)圖數(shù)據(jù)，首先制作掩模（制作掩模（MaskMask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩模上。 一張掩模一方面對(duì)應(yīng)于版圖設(shè)計(jì)中的一層的

4、圖形，另一方面對(duì)應(yīng)于芯片制作中的一道或多道工藝。 在一張張掩模的參與下，工藝工程師完成芯片芯片的流水式加工的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有將版圖數(shù)據(jù)定義的圖形最終有序的固化到芯片上序的固化到芯片上。這一過(guò)程通常簡(jiǎn)稱為“流流片片”。 引言第5頁(yè)/共54頁(yè)第4頁(yè)/共54頁(yè)2021-11-175 代工（代工（FoundryFoundry）廠家）廠家很多，如： 無(wú)錫上華（0.6/0.5 mCOS和4 mBiCMOS工藝) 上海先進(jìn)半導(dǎo)體公司(1 mCOS工藝) 首鋼NEC(1.2/0.18 mCOS工藝) 上海華虹NEC(0.35 mCOS工藝) 上海中芯國(guó)際(8英寸晶圓0.25/0.18 m

5、COS工藝) 引言6. 代工工藝第6頁(yè)/共54頁(yè)第5頁(yè)/共54頁(yè)2021-11-176 宏力 8英寸晶圓0.25/0.18 mCMOS工藝 華虹 NEC 8英寸晶圓0.25mCMOS工藝 臺(tái)積電(TSMC) 在松江籌建 8英寸晶圓0.18 mCMOS工藝 聯(lián)華(UMC) 在蘇州籌建 8英寸晶圓0.18 mCMOS工藝等等。 引言7. 在建、籌建半導(dǎo)體廠家第7頁(yè)/共54頁(yè)第6頁(yè)/共54頁(yè)2021-11-1778.境外代工廠家一覽表第8頁(yè)/共54頁(yè)第7頁(yè)/共54頁(yè)2021-11-178 F&F(Fabless and Foundry)模式 工業(yè)發(fā)達(dá)國(guó)家通過(guò)組織無(wú)生產(chǎn)線IC設(shè)計(jì)的芯片計(jì)劃來(lái)促

6、進(jìn)集成電路設(shè)計(jì)的專業(yè)發(fā)展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開(kāi)發(fā)，而取得成效。 這種芯片工程芯片工程通常由大學(xué)或研究所作為龍頭單位負(fù)責(zé)人員培訓(xùn)、技術(shù)指導(dǎo)、版圖匯總、組織芯片的工藝實(shí)現(xiàn)，性能測(cè)試和封裝。大學(xué)教師、研究生、研究機(jī)構(gòu)、中小企業(yè)作為工程受益群體，自愿參加，并付一定費(fèi)用。 引言9. 芯片工程與多項(xiàng)目晶圓計(jì)劃第9頁(yè)/共54頁(yè)第8頁(yè)/共54頁(yè)2021-11-179 F&F(Fabless and Foundry)模式 工業(yè)發(fā)達(dá)國(guó)家通過(guò)組織無(wú)生產(chǎn)線IC設(shè)計(jì)的芯片計(jì)劃來(lái)促進(jìn)集成電路設(shè)計(jì)的專業(yè)發(fā)展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開(kāi)發(fā)，而取得成效。 這種芯片工程芯片工程通常由大學(xué)或研究所作為

7、龍頭單位負(fù)責(zé)人員培訓(xùn)、技術(shù)指導(dǎo)、版圖匯總、組織芯片的工藝實(shí)現(xiàn)，性能測(cè)試和封裝。大學(xué)教師、研究生、研究機(jī)構(gòu)、中小企業(yè)作為工程受益群體，自愿參加，并付一定費(fèi)用。 引言9. 芯片工程與多項(xiàng)目晶圓計(jì)劃第10頁(yè)/共54頁(yè)第9頁(yè)/共54頁(yè)2021-11-1710 多項(xiàng)目晶圓多項(xiàng)目晶圓MPWMPW（multi-project wafer)技術(shù)服務(wù)是一種國(guó)際科研和大學(xué)計(jì)劃的流行方式。 MPW技術(shù)把幾到幾十種工藝上兼容的芯片拼裝到一個(gè)宏芯片（宏芯片（Macro-ChipMacro-Chip）上然后以步進(jìn)的方式排列到一到多個(gè)晶圓上，制版和硅片加工費(fèi)用由幾十種芯片分擔(dān)，極大地降低芯片研制成本，在一個(gè)晶圓上可以通過(guò)變

8、換版圖數(shù)據(jù)交替布置多種宏芯片。 引言9. 芯片工程與多項(xiàng)目晶圓計(jì)劃第11頁(yè)/共54頁(yè)第10頁(yè)/共54頁(yè)2021-11-1711代工單位與其他單位關(guān)系圖第11頁(yè)/共54頁(yè)2021-11-1712集成電路制造工藝分類1. 雙極型工藝（雙極型工藝（bipolar）2. MOS工藝工藝3. BiMOS工藝工藝第12頁(yè)/共54頁(yè)2021-11-17131-1 雙極集成電路典型的PN結(jié)隔離工藝第13頁(yè)/共54頁(yè)2021-11-1714 思考題1.需要幾塊光刻掩膜版需要幾塊光刻掩膜版(mask)?2.每塊掩膜版的作用是什么？每塊掩膜版的作用是什么？3.器件之間是如何隔離的？器件之間是如何隔離的？4.器件的電

9、極是如何引出的？器件的電極是如何引出的？5.埋層的作用？埋層的作用？第14頁(yè)/共54頁(yè)2021-11-1715 雙極集成電路的基本制造工藝，可以粗略的分為兩類：一類為在元器件間要做隔離區(qū)。隔離的方法有多種，如PN結(jié)隔離，全介質(zhì)隔離及PN結(jié)-介質(zhì)混合隔離等。另一類為器件間的自然隔離。 本節(jié)介紹PN結(jié)隔離工藝。第15頁(yè)/共54頁(yè)2021-11-17161.1.1 工藝流程P-Sub襯底準(zhǔn)備（P型）光刻n+埋層區(qū)氧化n+埋層區(qū)注入 清潔表面第16頁(yè)/共54頁(yè)2021-11-1717P-Sub1.1.1 工藝流程（續(xù)1）生長(zhǎng)n-外延 隔離氧化 光刻p+隔離區(qū)p+隔離注入 p+隔離推進(jìn)N+N+N-N-第

10、17頁(yè)/共54頁(yè)2021-11-17181.1.1 工藝流程（續(xù)2）光刻硼擴(kuò)散區(qū)P-SubN+N+N-N-P+P+P+硼擴(kuò)散 氧化第18頁(yè)/共54頁(yè)2021-11-17191.1.1 工藝流程（續(xù)3）光刻磷擴(kuò)散區(qū) 磷擴(kuò)散氧化P-SubN+N+N-N-P+P+P+PP第19頁(yè)/共54頁(yè)2021-11-17201.1.1 工藝流程（續(xù)4）光刻引線孔 清潔表面P-SubN+N+N-N-P+P+P+PP第20頁(yè)/共54頁(yè)2021-11-17211.1.1 工藝流程（續(xù)5）蒸鍍金屬反刻金屬P-SubN+N+N-N-P+P+P+PP第21頁(yè)/共54頁(yè)2021-11-17221.1.1 工藝流程（續(xù)6）鈍化

11、P-SubN+N+N-N-P+P+P+PP光刻鈍化窗口后工序第22頁(yè)/共54頁(yè)2021-11-17231.1.2 光刻掩膜版匯總埋層區(qū)隔離墻硼擴(kuò)區(qū)磷擴(kuò)區(qū) 引線孔金屬連線鈍化窗口GND Vi Vo VDDTR第23頁(yè)/共54頁(yè)2021-11-17241.1.3 外延層電極的引出歐姆接觸電極：歐姆接觸電極：金屬與參雜濃度較低的外延金屬與參雜濃度較低的外延層相接觸易形成整流接觸層相接觸易形成整流接觸（金半接觸勢(shì)壘二極（金半接觸勢(shì)壘二極管）管）。因此，。因此，外延層電極引出處應(yīng)增加濃擴(kuò)散。外延層電極引出處應(yīng)增加濃擴(kuò)散。BP-SubSiO2光刻膠光刻膠N+埋層埋層N-epiP+P+P+SiO2N-epi

12、PPN+N+N+鈍化層鈍化層N+CECEBB第24頁(yè)/共54頁(yè)2021-11-17251.1.4 埋層的作用1.減小串聯(lián)電阻減小串聯(lián)電阻（集成電路中的各個(gè)電極均從（集成電路中的各個(gè)電極均從上表面引出，外延層電阻率較大且路徑較長(zhǎng)。上表面引出，外延層電阻率較大且路徑較長(zhǎng)。BP-SubSiO2光刻膠光刻膠N+埋層埋層N-epiP+P+P+SiO2N-epiPPN+N+N+鈍化層鈍化層N+CECEBB2.減小寄生減小寄生pnp晶體管的影響晶體管的影響（第二章介紹）（第二章介紹）第25頁(yè)/共54頁(yè)2021-11-17261.1.5 隔離的實(shí)現(xiàn)1.P+隔離擴(kuò)散要擴(kuò)穿外延層，與隔離擴(kuò)散要擴(kuò)穿外延層，與p型襯

13、底連型襯底連通。通。因此，將因此，將n型外延層分割成若干個(gè)型外延層分割成若干個(gè)“島島” 。2. P+隔離接電路最低電位，隔離接電路最低電位，使使“島島” 與與“島島” 之間形成兩個(gè)背靠背的反偏二極管。之間形成兩個(gè)背靠背的反偏二極管。N+N+N-epiPN-epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻膠光刻膠N+埋層埋層N-epiSiO2P+P+P+SiO2N-epiPPN+N+N+N+CECEBB鈍化層鈍化層第26頁(yè)/共54頁(yè)2021-11-17271.1.6 作業(yè) 1 描述描述PN結(jié)隔離雙極工藝的流程及光結(jié)隔離雙極工藝的流程及光刻掩膜版的作用；

14、刻掩膜版的作用； 2 說(shuō)明埋層的作用。說(shuō)明埋層的作用。 注：下次上課時(shí)需要交前一次課的作注：下次上課時(shí)需要交前一次課的作業(yè)，做為平時(shí)成績(jī)的一部分。不能代交！業(yè)，做為平時(shí)成績(jī)的一部分。不能代交！第27頁(yè)/共54頁(yè)2021-11-17281.2 N阱硅柵CMOS集成電路制造工藝第28頁(yè)/共54頁(yè)2021-11-1729 思考題1.需要幾塊光刻掩膜版？各自的作用是什么？需要幾塊光刻掩膜版？各自的作用是什么？2.什么是局部氧化（什么是局部氧化（LOCOS ) ) ？ （Local Oxidation of Silicon) ) 3.什么是硅柵自對(duì)準(zhǔn)什么是硅柵自對(duì)準(zhǔn)(Self Aligned )？4.

15、N阱的作用是什么？阱的作用是什么？5. NMOS和和PMOS的源漏如何形成的？的源漏如何形成的？第29頁(yè)/共54頁(yè)2021-11-17301.2.1 主要工藝流程 1.1.襯底準(zhǔn)備P P+ +/P/P外延片P P型單晶片第30頁(yè)/共54頁(yè)2021-11-1731P-Sub1.2.1 主要工藝流程 2. 氧化、光刻N(yùn)-阱(nwell)第31頁(yè)/共54頁(yè)2021-11-17321.2.1 主要工藝流程 3. N-阱注入，N-阱推進(jìn),退火，清潔表面N阱P-Sub第32頁(yè)/共54頁(yè)2021-11-1733P-SubN阱1.2.1 主要工藝流程 4. 長(zhǎng)薄氧、長(zhǎng)氮化硅、光刻場(chǎng)區(qū)(active反版)第33

16、頁(yè)/共54頁(yè)2021-11-1734P-Sub1.2.1 主要工藝流程 5.場(chǎng)區(qū)氧化（LOCOS）, 清潔表面 (場(chǎng)區(qū)氧化前可做N管場(chǎng)區(qū)注入和P管場(chǎng)區(qū)注入）第34頁(yè)/共54頁(yè)2021-11-1735P-Sub1.2.1 主要工藝流程6. 柵氧化,淀積多晶硅，反刻多晶 （polysiliconpoly)第35頁(yè)/共54頁(yè)2021-11-17361.2.1 主要工藝流程 7. P+ active注入（Pplus）（ 硅柵自對(duì)準(zhǔn)）P-SubP-SubP-Sub第36頁(yè)/共54頁(yè)2021-11-17371.2.1 主要工藝流程 8. N+ active注入（Nplus Pplus反版） （ 硅柵自對(duì)準(zhǔn)

17、）P-SubP-SubP-Sub第37頁(yè)/共54頁(yè)2021-11-17381.2.1 主要工藝流程 9. 淀積BPSG，光刻接觸孔(contact)，回流P-SubP-Sub第38頁(yè)/共54頁(yè)2021-11-17391.2.1 主要工藝流程 10. 蒸鍍金屬1，反刻金屬1（metal1)P-Sub第39頁(yè)/共54頁(yè)2021-11-17401.2.1 主要工藝流程 11. 絕緣介質(zhì)淀積，平整化，光刻通孔(via)P-SubP-Sub第40頁(yè)/共54頁(yè)2021-11-17411.2.1 主要工藝流程 12. 蒸鍍金屬2，反刻金屬2（metal2)P-Sub第41頁(yè)/共54頁(yè)2021-11-1742

18、1.2.1 主要工藝流程13. 鈍化層淀積，平整化，光刻鈍化窗孔(pad)P-Sub第42頁(yè)/共54頁(yè)2021-11-17431.2.2 光刻掩膜版簡(jiǎn)圖匯總N阱有源區(qū)多晶 Pplus Nplus接觸孔金屬1通孔金屬2PAD第43頁(yè)/共54頁(yè)2021-11-17441.2.3 局部氧化的作用2. 減緩表面臺(tái)階3. 減小表面漏電流P-SubN-阱阱1. 提高場(chǎng)區(qū)閾值電壓第44頁(yè)/共54頁(yè)2021-11-17451.2.4 硅柵自對(duì)準(zhǔn)的作用 在硅柵形成后，利用硅柵的遮蔽作用來(lái)形成MOS管的溝道區(qū)，使MOS管的溝道尺寸更精確，寄生電容更小。P-SubN-阱阱第45頁(yè)/共54頁(yè)2021-11-17461

19、.2.5 MOS管襯底電極的引出 NMOS管和PMOS管的襯底電極都從上表面引出，由于P-Sub和N阱的參雜濃度都較低，為了避免整流接觸，電極引出處必須有濃參雜區(qū)。P-SubN-阱阱第46頁(yè)/共54頁(yè)2021-11-17471.2.6 作業(yè)1.闡述闡述N阱硅柵CMOS集成電路制造工藝的主要流程，說(shuō)明流程中需要哪些光刻的主要流程，說(shuō)明流程中需要哪些光刻掩膜版及其作用。掩膜版及其作用。2. 何為硅柵自對(duì)準(zhǔn)？何為硅柵自對(duì)準(zhǔn)？第47頁(yè)/共54頁(yè)2021-11-17481.3其它集成電路制造工藝簡(jiǎn)介第48頁(yè)/共54頁(yè)2021-11-17491.3.1 雙層多晶、多層金屬CMOS工藝雙層多晶：易做多晶電容、多晶電阻、疊柵MOS器件，適合CMOS數(shù)/?；旌想娐?、EEPROM等多層金屬：便于布線，連線短，連線占面積小，適合大規(guī)模、高速CMOS電路第49頁(yè)/共54頁(yè)2021-11-17501.3.2 雙極型模擬集成電路工藝磷穿透擴(kuò)散：減小串聯(lián)電阻離子注入：精確控制參雜濃度和結(jié)深