同步時(shí)序邏輯電路的設(shè)計(jì)

1、狀態(tài)狀態(tài) 化簡(jiǎn)化簡(jiǎn) 狀態(tài)狀態(tài) 分配分配 同步時(shí)序邏輯電路的設(shè)計(jì)是同步時(shí)序邏輯電路的設(shè)計(jì)是分析的逆過(guò)程分析的逆過(guò)程, ,其任務(wù)是根據(jù)實(shí)其任務(wù)是根據(jù)實(shí)際邏輯問(wèn)題的要求，設(shè)計(jì)出能際邏輯問(wèn)題的要求，設(shè)計(jì)出能實(shí)現(xiàn)給定邏輯功能的電路。實(shí)現(xiàn)給定邏輯功能的電路。 邏邏輯抽象輯抽象建立建立原始原始狀態(tài)圖狀態(tài)圖和和狀態(tài)表狀態(tài)表選擇選擇 觸發(fā)器觸發(fā)器類型類型 確定確定 激勵(lì)方程組激勵(lì)方程組 和和 輸出方程組輸出方程組 畫(huà)出畫(huà)出 邏輯圖并邏輯圖并檢查自啟檢查自啟動(dòng)能力動(dòng)能力 CP X 1J C1 1K 1J C1 1K =1 Q1 “1” Q2 Y & Q2 Q1 FF1 FF2 2.定義輸入定義輸入 輸出邏

2、輯狀態(tài)和每個(gè)電路狀態(tài)的含義輸出邏輯狀態(tài)和每個(gè)電路狀態(tài)的含義3.按題意建立原始轉(zhuǎn)換圖或狀態(tài)狀態(tài)表。按題意建立原始轉(zhuǎn)換圖或狀態(tài)狀態(tài)表。1.確定輸入確定輸入 輸出變量及電路的狀態(tài)數(shù)輸出變量及電路的狀態(tài)數(shù)1、邏輯抽象、邏輯抽象_建立原始狀態(tài)圖或狀態(tài)表建立原始狀態(tài)圖或狀態(tài)表；2、狀態(tài)化簡(jiǎn)、狀態(tài)化簡(jiǎn)-求出最簡(jiǎn)狀態(tài)圖求出最簡(jiǎn)狀態(tài)圖 ；合并等價(jià)狀態(tài)，消去多余狀態(tài)的過(guò)程稱為狀態(tài)化簡(jiǎn)合并等價(jià)狀態(tài)，消去多余狀態(tài)的過(guò)程稱為狀態(tài)化簡(jiǎn)等價(jià)狀態(tài)：等價(jià)狀態(tài)：在相同的輸入下有相同的在相同的輸入下有相同的輸出，并轉(zhuǎn)換到同一個(gè)次態(tài)去的兩個(gè)輸出，并轉(zhuǎn)換到同一個(gè)次態(tài)去的兩個(gè)狀態(tài)稱為等價(jià)狀態(tài)。狀態(tài)稱為等價(jià)狀態(tài)。 1/S0 S1 S3 S

3、2 1/0/1/1/0/0/0/3、狀態(tài)編碼（狀態(tài)分配）；、狀態(tài)編碼（狀態(tài)分配）；4、選擇觸發(fā)器的類型、選擇觸發(fā)器的類型6、畫(huà)出邏輯圖并檢查自啟動(dòng)能力。、畫(huà)出邏輯圖并檢查自啟動(dòng)能力。122nnM（M:狀態(tài)數(shù)狀態(tài)數(shù);n:觸發(fā)器的個(gè)數(shù)）觸發(fā)器的個(gè)數(shù)）給每個(gè)狀態(tài)賦以二進(jìn)制代碼的過(guò)程。給每個(gè)狀態(tài)賦以二進(jìn)制代碼的過(guò)程。根據(jù)狀態(tài)數(shù)確定觸發(fā)器的個(gè)數(shù)，根據(jù)狀態(tài)數(shù)確定觸發(fā)器的個(gè)數(shù)，5、求出電路的激勵(lì)方程和輸出方程、求出電路的激勵(lì)方程和輸出方程 ；畫(huà)原始狀態(tài)圖畫(huà)原始狀態(tài)圖 數(shù)據(jù)數(shù)據(jù) 檢測(cè)檢測(cè) 器器XZCP電路框圖電路框圖例例1設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)器。電路的輸入信號(hào)設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)器。電路的輸入信號(hào)X是與時(shí)鐘是

4、與時(shí)鐘脈沖同步的串行數(shù)據(jù)，其時(shí)序關(guān)系如下圖所示。輸出信脈沖同步的串行數(shù)據(jù)，其時(shí)序關(guān)系如下圖所示。輸出信號(hào)為號(hào)為Z；要求電路在；要求電路在X信號(hào)輸入出現(xiàn)信號(hào)輸入出現(xiàn)110序列時(shí)，輸出信序列時(shí)，輸出信號(hào)號(hào)Z為為1，否則為，否則為0。6.3.2 6.3.2 同步時(shí)序邏輯電路設(shè)計(jì)舉例同步時(shí)序邏輯電路設(shè)計(jì)舉例Z 1 1 0 0 1 0 1812345676 CP A 原始狀態(tài)圖原始狀態(tài)圖 數(shù)據(jù)數(shù)據(jù) 檢測(cè)檢測(cè) 器器AZCPa 初始狀態(tài)初始狀態(tài);B A輸入輸入1后后;C A輸入輸入11后后;D A輸入輸入110后。后。 2.2.）定義輸入）定義輸入 輸出邏輯狀態(tài)和每個(gè)電路狀態(tài)的含義；輸出邏輯狀態(tài)和每個(gè)電路狀

5、態(tài)的含義；3.）按題意畫(huà)出狀態(tài)轉(zhuǎn)換圖或列出電路的狀態(tài)表。）按題意畫(huà)出狀態(tài)轉(zhuǎn)換圖或列出電路的狀態(tài)表。1 1. .）確定輸入、輸出變量及電路的狀態(tài)數(shù)）確定輸入、輸出變量及電路的狀態(tài)數(shù): :輸入輸入變量：變量：A Aabcd0/01/00/01/01/00/10/01/01 1、邏輯抽象建立原始狀態(tài)圖或狀態(tài)表、邏輯抽象建立原始狀態(tài)圖或狀態(tài)表. . 狀態(tài)數(shù)：狀態(tài)數(shù)：4 4個(gè)個(gè)輸出輸出變量：變量：Z Z列出原始列出原始狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換表現(xiàn)態(tài)現(xiàn)態(tài)次態(tài)次態(tài)/輸出輸出A=0A=1aa / 0b / 0ba / 0c / 0cd/ 1c/ 0da/ 0b/ 0abcd0/01/00/01/01/00/10/0

6、1/0現(xiàn)態(tài)現(xiàn)態(tài)次態(tài)輸出次態(tài)輸出A=0A=1aa/ 0b /0ba / 0c/0ca/1c /0abcd0/01/00/01/01/00/13 3、狀態(tài)、狀態(tài)分配分配令令 a = 00，b = 01，c = 11， 0/0 1/0 0/1 1/0 1/0 0/0 00 11 01 現(xiàn)態(tài)現(xiàn)態(tài)Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /04 4、選擇觸發(fā)器的類型選擇觸發(fā)器的類型觸發(fā)器個(gè)數(shù)觸發(fā)器個(gè)數(shù): : 兩個(gè)。兩個(gè)。 類型：采用類型：采用對(duì)對(duì) CP 下降沿敏感的下降沿敏感的JK 觸發(fā)器。觸發(fā)器。abcd0/01/00/01

7、/01/00/1現(xiàn)態(tài)現(xiàn)態(tài)Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /0 1 0 J=XK=1J=1K=XJ=XK=0J=0K=XnQ1nQ01+1nQ1+0nQ狀態(tài)轉(zhuǎn)換真值表及激勵(lì)信號(hào)狀態(tài)轉(zhuǎn)換真值表及激勵(lì)信號(hào)K0J0K1J1激勵(lì)信號(hào)激勵(lì)信號(hào)YA0000000000101001010000 0100111101 0110001111111100 0 0 1 0 J1 A Q1 n Q0 n nQ1nQ01+1nQ1+0nQK0J0K1J1激勵(lì)信號(hào)激勵(lì)信號(hào)YA0000000000101001010000 01001111

8、01 0110001111111100 AQY1 0 1 K1 A Q1 n Q0 n 0 0 0 0 0 1 Y A Q1 n Q0 n 0 1 0 1 0 1 J0 K0 A Q1 n Q0 n A Q1 n Q0 n （ J1、 K1、 J0、 K0、Y為為A和觸發(fā)器和觸發(fā)器初態(tài)的函數(shù)初態(tài)的函數(shù) ）AJ 0AK 0AQJ01 AK 1 FF0 FF1 & & 1 A CP C1 1J 1K C1 1J 1K Y Q0 Q1 AQY1 AJ 0AK 0AQJ01 AK 1 0 0 0 0 0 1 Y A Q1 n Q0 n AQY1 AJ 0AK 0AQJ01 AK 11Q

9、0Q01 J11 K011 nQ00 J10 K010 nQ1 Y01 J01 K111 nQ10 J00 K110 nQ0 Y100001110/01/00/01/01/00/10/11/0 0 0 0 0 0 1 Y A Q1 n Q0 n AQY1 AQQY01 FF0 FF1 & & 1 A CP C1 1J 1K C1 1J 1K Y Q0 Q1 AQY1 AQQY01 用Verilog描述狀態(tài)機(jī)(Highly-encoded)1 reg1:0 state; parameter S0=2b00, S1=2b01, S2=2b11;always(negedge CP)

10、begin case(state) S0: if(!X) begin state = S0; Z = 0; end else begin state = S1; Z = 0; end S1: if(!X) begin state = S0; Z = 0; end else begin state = S2; Z = 0; end S2: if(!X) begin state = S0; Z = 1; end else begin state = S2; Z = 0; end default : begin state = S0; Z = 0; end endcaseend 用Verilog描述

11、狀態(tài)機(jī)(One-hot) reg2:0 state; parameter S0=3b001, S1=3b010, S2=3b100;always(negedge CP) begin case(state) S0: if(!X) begin state = S0; Z = 0; end else begin state = S1; Z = 0; end S1: if(!X) begin state = S0; Z = 0; end else begin state = S2; Z = 0; end S2: if(!X) begin state = S0; Z = 1; end else begi

12、n state = S2; Z = 0; end default : begin state = S0; Z = 0; end endcaseend 用Verilog描述狀態(tài)機(jī)(One-hot)2 reg2:0 state;reg2:0 new_state;reg new_Z;parameter S0=3b001, S1=3b010, S2=3b100;always(X) begin case(state) S0: if(!X) begin new_state = S0; new_Z = 0; end else begin new_state = S1; new_Z = 0; end defa

13、ult : begin new_state = S0; new_Z = 0; end endcaseend 用Verilog描述狀態(tài)機(jī)(One-hot)always(negedge CP)begin state = new_state; Z = new_Z;end設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)器。電路的輸入信號(hào)設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)器。電路的輸入信號(hào)X是與時(shí)鐘是與時(shí)鐘脈沖同步的串行數(shù)據(jù)，輸出信號(hào)為脈沖同步的串行數(shù)據(jù)，輸出信號(hào)為Z；要求電路在；要求電路在X信號(hào)信號(hào)輸入出現(xiàn)輸入出現(xiàn)101序列時(shí)，輸出信號(hào)序列時(shí)，輸出信號(hào)Z為為1，否則為，否則為0。要求以。要求以下列下列3種方式畫(huà)出狀態(tài)轉(zhuǎn)換圖。種方式畫(huà)出狀態(tài)轉(zhuǎn)換

14、圖。1、可重疊、可重疊2、不可重疊、不可重疊3、以、以3個(gè)數(shù)據(jù)為一組個(gè)數(shù)據(jù)為一組6.3.2 6.3.2 同步時(shí)序邏輯電路設(shè)計(jì)舉例同步時(shí)序邏輯電路設(shè)計(jì)舉例 0/0 0/0 b c g d f 0/0 0/0 0/0 0/0 1/1 1/1 1/1 1/0 1/0 1/0 0/0 e a 1/1 0/0 0/0 b c g d f 0/0 0/0 0/0 0/0 1/1 1/1 1/1 1/0 1/0 1/0 0/0 e a 1/1 原始狀態(tài)表原始狀態(tài)表現(xiàn)態(tài)現(xiàn)態(tài)（Sn）次態(tài)次態(tài)/ /輸出輸出（Sn+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0f

15、 / 1ea / 0f / 1fg / 0f / 1ga / 0f / 11、列出原始狀態(tài)表、列出原始狀態(tài)表第一次化簡(jiǎn)狀態(tài)表第一次化簡(jiǎn)狀態(tài)表現(xiàn)態(tài)現(xiàn)態(tài)（Sn）次態(tài)次態(tài)/ /輸出輸出（Sn+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0f / 1ea / 0f / 1fg / 0f / 1ga / 0f / 1現(xiàn)態(tài)現(xiàn)態(tài)（Sn）次態(tài)次態(tài)/ /輸出輸出（Sn+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0f / 1ea / 0f / 1fe / 0f / 1現(xiàn)態(tài)現(xiàn)態(tài)（Sn）次態(tài)次態(tài)/ /輸出輸出（S

16、n+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0d / 1ea / 0d / 1最簡(jiǎn)的化簡(jiǎn)狀態(tài)表最簡(jiǎn)的化簡(jiǎn)狀態(tài)表解：據(jù)題意可直接由波形圖解：據(jù)題意可直接由波形圖1、畫(huà)出電路狀態(tài)圖。、畫(huà)出電路狀態(tài)圖。 000 /Y /0 011 /0 /1 /0 010 Q2Q1 Q0 /0 001 100 2、確定觸發(fā)器的類型和個(gè)數(shù)確定觸發(fā)器的類型和個(gè)數(shù)觸發(fā)器類型：上升沿觸發(fā)的觸發(fā)器類型：上升沿觸發(fā)的JK邊沿觸發(fā)器。邊沿觸發(fā)器。 例例2:試設(shè)計(jì)一個(gè)同步時(shí)序電路，要求電路中觸發(fā)器試設(shè)計(jì)一個(gè)同步時(shí)序電路，要求電路中觸發(fā)器Q0、Q1、Q2及輸出及輸出Y端的信號(hào)與

17、端的信號(hào)與CP時(shí)鐘脈沖信號(hào)波形滿足下時(shí)鐘脈沖信號(hào)波形滿足下圖所示的時(shí)序關(guān)系。圖所示的時(shí)序關(guān)系。000100010110000001觸發(fā)器個(gè)數(shù)：觸發(fā)器個(gè)數(shù)： 3個(gè)個(gè) 3、求出電路的激勵(lì)方程和輸出方程求出電路的激勵(lì)方程和輸出方程 ；Y CP Q1 Q2 Q0 1 0 J=XK=1J=1K=XJ=XK=0J=0K=X10000010001110011001000101000100000 YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n 00 01 11 10 0 0 0 1 1 0 1 XX XJ2 Q1nQ0n Q2nX 00 01 11 10 0 X X X 1 1X XK2 Q1nQ0n Q

18、2nXX10000010001110011001000101000100000 YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n21K 201Q QnnJ K0=102QnJ J1=Q0nK1=Q0nJ1J2J0K2K1K00 X0 X0 X1 XX 10 X1 XX 0X 10 X1 XX 11 XX 10 X 求激勵(lì)方程的第二種求激勵(lì)方程的第二種方法方法 000 /Y /0 011 /0 /1 /0 010 Q2Q1 Q0 /0 001 100 求狀態(tài)方程：求狀態(tài)方程： Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1 Y000001000101000100110011100010000

19、01 00 01 11 10 0 0 0 1 0 1 0 Q1nQ0n Q2n 00 01 11 10 0 0 1 0 1 1 0 Q1nQ0n Q2n 00 01 11 10 0 1 0 0 1 1 0 Q1nQ0n Q2n Q2n+1 Q1n+1 Q0n+1 nnn0210QQQ nnnn20112QQQQ nnnnn010111QQQQQ 110101QQ QQ QnnnnnK0=1J1=Q0n (3)(3) 畫(huà)出邏輯圖畫(huà)出邏輯圖 CP 1J C1 1K 1 Q0 Q0 Q2 1J C1 1K Q1 1J C1 1K Q1 FF0 FF1 FF2 & 1 Y 120120122Q

20、Q Q QQ Q Q0 Qnnnnnnnn201Q QnnJ K2 = 102QnJ K1=Q0n2QnY 輸出方程輸出方程: :nnnQKQJQ000010 nnnQKQJQ111111 nnnQKQJQ222212 1020QQQnnn+0.Q0n（4 4）檢查自啟動(dòng)能力）檢查自啟動(dòng)能力 000 /0 100 011 /0 001 /1 /0 010 /0 101 111 110 /0 /0 /0 電路具備自啟動(dòng)能力電路具備自啟動(dòng)能力 10000010001110011001000101000100000 YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n000100111110011110101 0 0 01020QQQnnn110101QQ QQ Qnnnnn12012QQ Q