LVPECL與LVPECL信號之間的連接分為直流耦合方式和交流耦合方式兩種

1、LVPEC與LVPECL言號之間的連接分為直流耦合方式和交流耦合方式兩種直流耦合方式：直流耦合時，LVPEC負載一般考慮是通過50ohm接到 V2的電源上，一 般該電源是不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡(luò)做等效電路。等效網(wǎng)絡(luò)如下圖所示：上圖中，各器件應(yīng)滿足如下方程式:R150 VccVcc 2 VR2 = 25 VccVcc - 2 V - VccR1 * R2二 5 C! QR1 + R2解上而方程組，得到:在3.3V供電時，電阻按5%精度選取，R1為130ohm R2為82ohm 而在5V 供電時，R1 為 82ohm R2為 130ohm如下圖所示：130 J口 r.-交流耦合方

2、式：LVPECL在交流耦合輸出到50ohm的終端負載時，要考慮LVPEC的輸出端加 一直流偏置電阻。LVPEC的輸出工模電壓需固定在 VCC-1.3V,在選擇直流偏置 電阻時僅需該電阻能夠提供14mA到地的通路，這樣R仁(VCC-1.3V)/14mA在3.3V 供電時，R1=142ohm 5V供電時，R1=270ohm然而這種方式給出的交流負載阻 抗低于50ohm在實際應(yīng)用種，3.3V供電時，R1可以從142ohm到 200ohm之間 選取，5V供電時，R1可以從270ohm到 350ohm之間選取，原則是讓輸出波形達 到最佳。交流耦合方式如下圖所示:上圖中應(yīng)滿足如下公式：R3 * Vcc V

3、cc 1,3 VR2 + R3R2 / R3 50 Q求解得到R2 = 82 Q and R3 = 130 Q + 3,3 V供IWR2 69 Q and R3 180 Q +5V 供叩寸由上面的公式可知，此種耦合方式的直流功耗比較大，如果對功耗有要求時， 可以用（b）所示電路。計算如下：R3 吹 VccVcc 1.3 VR2 + R3FC / R3 / 50 Q 50 QR2和R3通常選：P2 2,7 KQ and R3 ： 4,3 KQ + 3.3R2 2.7 KQ and R3 7,8 KQ + 5 V 供電）1 寸LVPECL交流耦合另外有兩種改進結(jié)構(gòu)，一種是在信號通路上串接一個電阻，

4、 從而可以增大負載阻抗使之接近 50ohm另一種方式是在直流偏置通道上串接電 感，以減小該偏置通道影響交流阻抗。CML即Current Mode Logic，也就是電流模式邏輯，CML電路主要靠電流驅(qū)動， 可以說CML是所有高速數(shù)據(jù)接口形式中最簡單的一種，它的輸入與輸出是匹配 好的，從而減少了外圍器件，使用時直接連接就可以，基本上不需要在IC外面做匹配，此特點使單板硬件設(shè)計更簡單，單板看起來更簡潔，CML的擺幅較小，功耗比較低。CML輸出結(jié)構(gòu):如上圖所示，CML的輸出電路形式是一個差分對，該差分對的集電極電阻 為50ohm,輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的，差分對的發(fā)射極到

5、地的恒流源典型值為16mA，假定CML的輸出負載為一 50ohm上拉 電阻，貝U單端CML輸出信號的擺幅為Vcc VCC-0.4V。在這種情況下，差分輸 出信號擺幅為800mV，共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50ohm 負載，這時的直流阻抗由集電極電阻決定，為 50ohm, CML輸出工模電壓變?yōu)?VCC-0.4V，差分信號擺幅仍為800mV。CML波形:OUT+VccVcc-0.2Vcc-0.4VOUT+&O2Vtc-0.4VVccO6VCML的輸入一般都是片內(nèi)匹配好的，50ohm上拉到VCC，而且大部分是交流 耦合。CML的輸入結(jié)構(gòu):參數(shù)條件皿小典型差分輸入

6、電壓610800輸出共模電爪VccO-:單端輸入電壓范偉1VrsVcc_0. 6差分輸入電壓擺幅10UCML的優(yōu)點是功耗低，速度高，但是驅(qū)動能力不如 LVPECL，傳輸距離也沒 有ECL遠。LVPECL/LVDS/CML三種邏輯比較:功耗最高數(shù)據(jù)率(bps)LVDS信號原理2010-08-13 21:03:28上一篇 | 下一篇硬件家園/查看(721 ) /評論(0 ) /評分(0 / 0 )LVDS即Low Voltage Differential Signaling勺縮寫，是當(dāng)今流行最廣泛的低壓差分信號之一，它具有功耗低、抗擾性好，最新的 LVDS標(biāo)準(zhǔn)能夠?qū)崿F(xiàn)3Gbps 以上的數(shù)據(jù)速率。L

7、VDS信號的擺幅只有350mV。3.3V LVDS線驅(qū)動器的輸入電平對于邏輯0為0.0VDC到0.8VDC、對于邏輯1為2.0VDC到3.0VDC。0.8VDC 和2.0VDC之間的輸入電平公平定義，這意味著驅(qū)動的開關(guān)轉(zhuǎn)換閾值電平也未定義。LVDS驅(qū)動器中含有一個3.5mA的電流源，接收端的輸入阻抗很高，所以，整個 電路電流全部流過100Q垮接電阻，于是在垮接電阻上產(chǎn)生了 350mV的電壓。改 變電流的方向即可在垮接電阻上產(chǎn)生相反方向的電壓，以這種方式來產(chǎn)生邏輯1和0。耦合場LVDS的優(yōu)點：1. 由于LVDS的電流源始終導(dǎo)通，此特性可以消 除開關(guān)噪聲帶來的尖峰和大電流晶體管不斷開 合造成的EM

8、I干擾。2. 差分線的間距很短，受到的干擾一樣，所以在 接收端進行差模運算后，干擾正好抵消。3. LVDS差分線中傳輸?shù)碾娏飨嗤较蛳喾?，產(chǎn)生的 EMI很低。LVPECL 即 Low Voltage Positive Emitter-Couple Logic，也就是低壓正發(fā)射極 耦合邏輯，使用3.3V或2.5V電源，LVPECL是由PECL演變而來的，PECL即 Positive Emitter-Couple Logic，也就是正發(fā)射極耦合邏輯的意思， 使用5.0V電源， 而PECL是由ECL演變而來的，ECL即Emitter-Couple Logic，也就是發(fā)射極耦 合邏輯，ECL有兩個供

9、電電壓Vcc和Vee。當(dāng)Vee接地時，Vcc接正電壓時，這 時的邏輯稱為PECL；當(dāng)當(dāng)Vcc接地時，Vee接負電壓時，這時的邏輯成為NECL, Vee 一般接-5.2V電源；一般狹義的ECL就是指NECL。ECL分類：PECLVCC 二 5.0V, VEE = 0:0VLVPECLVcc - 3.3V, Vee = o.ov2.5VPECLVcc = 2.5V, VEE = 0.0V2.5VNECLvcc 二 Og Vee -2.5VLVNECLVCC = 0.0VT VEE =-3,3VNECLVCC = 0.0VT VEE =-5.0VECL/PECL/LVPECL 邏輯的優(yōu)點:1. 輸出

10、阻抗低（68ohm），輸出阻抗高（可以看作無 窮大），所以驅(qū)動能力特別強，它可以驅(qū)動50130ohm特征阻抗的傳輸線而交流特性并沒 有明顯的改變。由于驅(qū)動能力強，所以支持更遠 距離的傳輸，所以背板走線或長線纜傳輸基本上 都使用ECL邏輯。2. ECL器件對電壓和溫度的變化不如 TTL和 CMOS器件敏感，ECL時鐘驅(qū)動器產(chǎn)生的各路 時鐘的并發(fā)性更好，skew更小。3. 相對于同為差分信號的LVDS，ECL支持的速 率更高，受工藝的限制，LVDS的邏輯很少有高 于1.5GHz的應(yīng)用，而ECL可以應(yīng)用高于10GHz 的場合，可以說，高于5GHz的場合，基本上是 ECL和CML的天下。在所有的數(shù)字電

11、路中，ECL 的工作速度最高，其延時小于1ns，在中小規(guī)模 集成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用4. 對傳輸線阻抗的適應(yīng)范圍更寬。LVDS屬于電流 型驅(qū)動，其終端的100ohm匹配電阻兼有產(chǎn)生電 壓的功能。因此，為了不改變信號的擺幅，終端 電阻的阻值必須取100ohm，為了保證較好的信 號完整性，LVDS的傳輸線阻抗也必須精確控制 在50ohm，否則容易產(chǎn)生反射等SI問題。ECL/PECL/LVPECL 邏輯的缺點：跟它的優(yōu)點一樣，ECL的缺點也很明顯，那就是功耗大，噪聲容限小， 抗干擾能力弱。ECL電路的邏輯擺幅只有0.8V，直流噪聲容限只有200mV?？?以說，ECL的高速性能是用高功耗、低噪聲容限為代價換來的。PECL的標(biāo)準(zhǔn)輸出負載是50ohm至VCC-2V的電平上，在這種負載條件下,0UT+與OUT-的靜態(tài)電平典型值為 VCC-1.3V, OUT+與OUT-的輸出電流為 14mA。PECL的輸出電路結(jié)構(gòu)：T：50 U <30 UPECLPECL的輸入是一個具有高輸入阻抗的差分對，該差分對的共模電壓需要偏 置到VCC-1.3V，這樣允許的輸入信號電平動態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成 了偏置電路，使用時直接連接即可，有的芯片沒有加，使用時需要在芯片外部加