基于PLD的交通燈控制電路的設(shè)計(jì)

1、 第 26 頁 共 26 頁 引言交通燈控制器件在我們的日常生活中有著很重要的意義。由一條主干道和一條支干道的匯合點(diǎn)形成十字交叉路口，為確保車輛安全、迅速地通行，在交叉路口的每個(gè)入口處設(shè)置了紅、綠、黃三色信號燈。紅燈亮禁止通行； 綠燈亮允許通行；黃燈亮則給行駛中的車輛有時(shí)間?？吭诮芯€外。實(shí)現(xiàn)紅、綠燈的自動指揮對城市交通管理現(xiàn)代化有著重要的意義。本次設(shè)計(jì)是采用可編程邏輯器件（pld）為主控制器芯片，通過quartus ii綜合性pld開發(fā)平臺，用verilog hdl硬件描述語言完成控制器電路的程序設(shè)計(jì)和仿真驗(yàn)證，然后將設(shè)計(jì)結(jié)果編程下載到pld芯片中，通過pld的i/o口輸出信號,控制外圍電路

2、連接以實(shí)現(xiàn)對交通燈的控制。在該設(shè)計(jì)的制作過程中quartus ii綜合性pld開發(fā)平臺和verilog hdl硬件描述語言必不可少的工具。設(shè)計(jì)的各個(gè)模塊功能都要運(yùn)用到verilog hdl硬件描述語言、quartus ii綜合性pld開發(fā)平臺對其進(jìn)行編寫和模擬仿真。并將所寫程序下載至eda6000實(shí)驗(yàn)開發(fā)系統(tǒng)上，對各方面功能進(jìn)行模擬硬件電路驗(yàn)證實(shí)現(xiàn)。在對程序驗(yàn)證正確，并論證其現(xiàn)實(shí)可行后，還需要運(yùn)用電路知識和pcb設(shè)計(jì)軟件protel 99se制作電路板。下面簡要介紹可編程邏輯器件(pld)、quartus ii綜合性pld開發(fā)平臺、verilog hdl硬件描述語言和eda6000實(shí)驗(yàn)開發(fā)系統(tǒng)

3、?？删幊踢壿嬈骷?pld)。pld是可編程邏輯器件（programable logic device）的簡稱。是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞于70年代單片機(jī)的發(fā)明和使用。pld能完成任何數(shù)字器件的功能，上至高性能cpu,下至簡單的74電路，都可以用pld來實(shí)現(xiàn)。pld如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在pcb完成以后，還可以利用pld的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。使用pld來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少pcb面積，提高系統(tǒng)的

4、可靠性。 pld的這些優(yōu)點(diǎn)使得pld技術(shù)在90年代以后得到飛速的發(fā)展，同時(shí)也大大推動了eda軟件和硬件描述語言（hdl)的進(jìn)步。隨著科學(xué)的發(fā)展，社會的進(jìn)步，數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(vlsic，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(asic)芯片，而且希望asic的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的asic芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(

5、fpld)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(fpga)和復(fù)雜可編程邏輯器件(cpld)。本次設(shè)計(jì)所運(yùn)用到的epm7128slc84-15便是復(fù)雜可編程邏輯器件(cpld)的一個(gè)代表。雖然名字和復(fù)雜程度各不相同，但是一個(gè)pld器件一般由三大部分組成，其結(jié)構(gòu)如圖1所示。（1）、一個(gè)二維的邏輯塊陣列，構(gòu)成了pld器件的邏輯組成核心。（2）、輸入輸出塊。（3）、連接邏輯塊的互連資源。連線資源：由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入輸出塊之間的連接。圖 1 典型的pld框圖quartus ii 綜合性pld開發(fā)平臺。quartus ii 是alte

6、ra公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、verilog hdl以及ahdl（altera hardware description language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。quartus ii可以在xp、linux以及unix上使用，除了可以使用tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)，并支持max7000/max3000等乘積項(xiàng)器件，為目前常用的eda開發(fā)軟件。此外由于quartus ii簡單易學(xué)功能強(qiáng)大，所以在許多大中院校中被選為e

7、da課程學(xué)習(xí)的配套軟件。也是廣大師生在學(xué)習(xí)eda過程中運(yùn)用得最多的pld開發(fā)軟件。verilog hdl硬件描述語言。verilog hdl是一種硬件描述語言（hdl:hardware discription language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。quartus ii開發(fā)軟件中支持vhdl、verilog hdl等硬件描述語言。verilog hdl就是在用途最廣泛的c語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，其最大特點(diǎn)就是易學(xué)易用，如果有c語言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)

8、習(xí)和掌握。由于hdl語言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。與之相比，vhdl的學(xué)習(xí)要困難一些。但verilog hdl較自由的語法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。eda6000實(shí)驗(yàn)開發(fā)系統(tǒng)。eda6000是南京偉福公司結(jié)合多年pld、eda、dsp及sopc開發(fā)經(jīng)驗(yàn)，分析國內(nèi)外多種eda實(shí)驗(yàn)開發(fā)系統(tǒng)，取長補(bǔ)短，研制出的eda實(shí)驗(yàn)開發(fā)系統(tǒng)。該系統(tǒng)的優(yōu)點(diǎn)很多，這里只介紹其中最重要，也是在pld設(shè)計(jì)過程中運(yùn)用得最多的兩個(gè)功能。（1）多芯片。支持xcs05/10、xc9572/108、xcv200、flex10k10、max7128s等多種系

9、列fpga/epld芯片。本次設(shè)計(jì)用到的是max7128s芯片。（2）軟、硬件結(jié)合。eda6000實(shí)驗(yàn)系統(tǒng)采用軟、硬件結(jié)合技術(shù)，可以在pc機(jī)的軟件（偉福6000）上定義實(shí)驗(yàn)所要連線，下載到實(shí)驗(yàn)儀上即可。實(shí)驗(yàn)儀運(yùn)行的結(jié)果可以在軟件上觀察到，如果想觀察高速信號，就用邏輯分析儀采樣，傳上來進(jìn)行分析。軟件可以將ram的數(shù)據(jù)下載到實(shí)驗(yàn)儀上，供實(shí)驗(yàn)儀做vga、dac等數(shù)據(jù)輸出類實(shí)驗(yàn)。也可將adc采樣的到數(shù)據(jù)上載到pc機(jī)的軟件中，供學(xué)生分析、觀察、保存。由于這個(gè)優(yōu)點(diǎn)，為程序的模擬硬件電路實(shí)現(xiàn)提供了很大的方便。1 方案論證根據(jù)畢業(yè)設(shè)計(jì)任務(wù)書的要求，本次設(shè)計(jì)必須滿足以下要求：（1）用pld芯片實(shí)現(xiàn)交通燈控制電路

10、的設(shè)計(jì)。（2）能設(shè)置道路東西和南北兩側(cè)通行和禁止的倒計(jì)時(shí)時(shí)間，最大設(shè)置時(shí)間為99秒，最小設(shè)置時(shí)間為1秒，紅、綠、黃燈顯示的次序符合實(shí)際交通道路控制的要求。（3）在eda實(shí)驗(yàn)開發(fā)系統(tǒng)上完成電路的設(shè)計(jì)與驗(yàn)證后，根據(jù)設(shè)計(jì)電路的輸入和輸出設(shè)備的需要設(shè)計(jì)并制作pcb板，完成基于pld的交通燈控制電路的設(shè)計(jì)。11 整體設(shè)計(jì)構(gòu)想在查閱資料后可以得知，交通燈控制系統(tǒng)的設(shè)計(jì)平臺有很多種。如：有基于單片機(jī)的交通燈，有基于fpga的也有基于pld的。在眾多設(shè)計(jì)中，基于單片機(jī)的交通燈控制系統(tǒng)是最具有實(shí)用價(jià)值的。目前交通信號燈，大部分都是用單片機(jī)控制，加上無線通信來實(shí)現(xiàn)的?；趐ld的交通燈控制系統(tǒng)的設(shè)計(jì)題是在pld學(xué)

11、習(xí)中一個(gè)最經(jīng)典，最典型的題目，尤其是定時(shí)器和計(jì)數(shù)器那部分。通過基于pld的交通燈控制電路設(shè)計(jì)，讓制作者熟悉掌握eda技術(shù)，并能夠運(yùn)用硬件描述語言對pld器件進(jìn)行程序編寫，通過對pld芯片的選擇和硬件電路實(shí)現(xiàn)，讓設(shè)計(jì)者能夠基本掌握該項(xiàng)技術(shù)。根據(jù)第（2）項(xiàng)的要求，要能夠設(shè)置道路東西和南北兩側(cè)通行和禁止的倒計(jì)時(shí)時(shí)間，最大設(shè)置時(shí)間為99秒，最小設(shè)置時(shí)間為1秒，所以要在路口要放置數(shù)碼管，用以倒計(jì)時(shí)的顯示。還有紅、綠、黃燈顯示的次序要符合實(shí)際交通道路控制的要求，根據(jù)對現(xiàn)實(shí)中的十字路口交通燈的觀察，發(fā)現(xiàn)交通燈的形式雖然有多種多樣，但是基本的結(jié)構(gòu)是不變的，其主要工作狀態(tài)有以下幾種：狀態(tài)0：東西方向綠燈亮，南北

12、方向紅燈亮，用以東西方向的車輛通行。狀態(tài)1：東西方向黃燈亮，用于給予東西方向通行的車輛以準(zhǔn)備停止的時(shí)間。狀態(tài)2：南北方向綠燈亮，東西方向紅燈亮，用以南北方向的車輛通行。狀態(tài)3：南北方向黃燈亮，用于告給予南北方向通行的車輛以準(zhǔn)備停止的時(shí)間。此四種狀態(tài)反復(fù)輪回運(yùn)行便構(gòu)成了一個(gè)十字路口交通燈。圖2就是這四種狀態(tài)的示意圖。圖 2 十字路口交通燈示意圖完成整體設(shè)計(jì)構(gòu)想以后，在quartus ii 綜合性pld開發(fā)平臺上，用verilog hdl硬件描述語言編寫各設(shè)計(jì)模塊的程序，然后在eda6000實(shí)驗(yàn)箱上驗(yàn)證可以實(shí)現(xiàn)交通燈控制器的功能，最后制作pcb板，實(shí)現(xiàn)電路整體設(shè)計(jì)方案。1.2 程序設(shè)計(jì)方案根據(jù)任務(wù)

13、書的要求，該交通燈控制系統(tǒng)主要有這幾個(gè)功能（1）、能夠產(chǎn)生倒計(jì)時(shí)，可以設(shè)置倒計(jì)時(shí)的大小（即倒計(jì)時(shí)起始時(shí)間），并能顯示出來。（2）、能夠產(chǎn)生1秒的時(shí)鐘。（3）、能夠控制紅、黃、綠燈的顯示。根據(jù)以上三點(diǎn)，本次設(shè)計(jì)大體可以分為四大部分：（1）、分頻電路。將外部晶振分頻用于產(chǎn)生1秒的時(shí)鐘信號。（2）、中央控制電路。用于控制東西、南北方向信號燈的亮滅和與之配套的倒計(jì)時(shí)（即倒計(jì)時(shí)起始時(shí)間）。（3）、減法計(jì)數(shù)器。用于倒計(jì)時(shí)的產(chǎn)生。（4）、譯碼顯示電路。用于倒計(jì)時(shí)的顯示。根據(jù)以上四點(diǎn)，可以設(shè)計(jì)并繪制出原理圖，如圖3所示。圖 3 交通燈控制系統(tǒng)原理圖2 程序設(shè)計(jì)根據(jù)以上流程，用verilog hdl硬件描述語言

14、完成對各部分進(jìn)行編寫，在編譯通過后完成的頂層文件如圖4所示：圖 1 交通燈控制系統(tǒng)頂層文件在圖4中， newclk為分頻電路，conter為中央控制電路，sub10為減法計(jì)數(shù)器，ymq為譯碼顯示電路。下面將對各部分電路一一解釋。21分頻電路分頻電路用于完成外部石英晶體振蕩器輸出頻率的分頻。本電路設(shè)計(jì)中使用的石英晶體振蕩器的輸出頻率為4096khz，經(jīng)過4096000分頻后得到周期為1s的時(shí)鐘。分頻電路的verilog hdl程序如下： module newclk(clk,newclk); input clk; outputnewclk;regnewclk;reg 24:0 cnter;alwa

15、ys (posedge clk)beginif (cnter < 4096000-1)cnter = cnter+1;else cnter = 0;if (cnter = 4096000-1) newclk = 1;else newclk = 0; end endmodule在程序中，該分頻器的輸入端口為clk，接于外部晶振的輸出。輸出端口newclk，用于輸出4096000分頻后的1hz（即1秒時(shí)鐘信號）信號。完成分頻器程序的編寫后，通過編譯確保程序無誤，然后點(diǎn)擊file菜單下的create/update creat symbol files for current file，成分頻器

16、的元件符號，用于頂層文件的連接。生成元器件如圖5所示。圖5 分頻器的元件符號后面幾個(gè)模塊的編譯和元件符號的生成都是如此操作，故不再重復(fù)說明。22 減法計(jì)數(shù)器減法計(jì)數(shù)器用于交通燈控制電路的倒計(jì)時(shí)，倒計(jì)時(shí)的最大時(shí)間為99秒，因此設(shè)計(jì)一個(gè)十進(jìn)制減法計(jì)數(shù)器，然后用兩片十進(jìn)制減法計(jì)數(shù)器構(gòu)成兩位十進(jìn)制減法計(jì)數(shù)器電路。十進(jìn)制減法計(jì)數(shù)器的verilog hdl程序如下：module sub10(clk,lod,a,q,cout); input clk,lod;input3:0a; output 3:0 q;output cout; reg 3:0 q;reg cout;always (posedge clk

17、or negedge lod)beginif (lod) begin q=a;cout=1; endelse if (q > 0) beginq=q-1;if (q=0) cout=0;else cout=1;endelse if (q = 0) begin q=9;cout=1;end endendmodule在十進(jìn)制減法計(jì)數(shù)器中，clk用于接收分頻電路產(chǎn)生的1秒時(shí)鐘信號；lod與中央控制電路的lod相連，用于決定減法計(jì)數(shù)器的工作狀態(tài)；輸入信號a與中央控制電路的qa相連，用以決定倒計(jì)時(shí)起始時(shí)間，cout為進(jìn)位端，用于產(chǎn)生進(jìn)位信號。當(dāng)要顯示兩位十進(jìn)制數(shù)時(shí)，將位于個(gè)位的減法計(jì)數(shù)器的cout

18、與位于十位的減法計(jì)數(shù)器的clk端相連。編譯通過后生成的十進(jìn)制減法計(jì)數(shù)器的元件符號如圖6所示。圖 6 減法計(jì)數(shù)器的元件符號23 譯碼顯示電路共陰數(shù)碼管的引腳圖如圖7所示。共陰極數(shù)碼管的原理是將數(shù)碼管內(nèi)部的發(fā)光二極管的陰極連接起來并接地。輸出為高電平有效，即當(dāng)輸出為高電平時(shí)，數(shù)碼管中相應(yīng)的發(fā)光二極管發(fā)光。圖7 共陰數(shù)碼管引腳圖譯碼器的譯碼原理如下：按照圖7中abcdefg的順序，在輸入端輸入要顯示的數(shù)字的二進(jìn)制數(shù)，對其進(jìn)行翻譯，以得到該數(shù)字的電平信號，并在輸出端通過數(shù)碼管顯示出來。例如：當(dāng)輸入信號為二進(jìn)制0000時(shí)，數(shù)碼管顯示0，即a,b,c,d,e,f都亮而g不亮。具體翻譯如表格1所示。表格1二

19、進(jìn)制十六進(jìn)制共陰數(shù)碼管顯示g f e d c b a 0000001111110001100001100010210110110011310011110100411001100101511011010110611111000111700001111000811111111001911001111010a11101111011b11111001100c10110001101d10111101110e11110011111f1110001根據(jù)表格1寫出16進(jìn)制共陰顯示譯碼器電路的verilog hdl程序，如下：module ymq (in ,out );input 3:0 in ;output

20、6:0 out ;reg 6:0 out ;always (in)begin case (in ) 4'b0000: out = 7'b0111111; 4'b0001: out = 7'b0000110; 4'b0010: out = 7'b1011011; 4'b0011: out = 7'b1001111; 4'b0100: out = 7'b1100110; 4'b0101: out = 7'b1101101; 4'b0110: out = 7'b1111100; 4'

21、;b0111: out = 7'b0000111; 4'b1000: out = 7'b1111111; 4'b1001: out = 7'b1100111; 4'b1010: out = 7'b1110111; 4'b1011: out = 7'b1111100; 4'b1100: out = 7'b1011000; 4'b1101: out = 7'b1011110; 4'b1110: out = 7'b1111001; 4'b1111: out = 7'

22、b1110001; default: out = 7'b0000000; endcaseendendmodule 圖 8 譯碼器元件符號該譯碼器程序可以顯示0到f共16個(gè)數(shù)字（即代表10進(jìn)制的0到15）。其中輸入端in用于接收減法計(jì)數(shù)器產(chǎn)生的4位二進(jìn)制信號，在翻譯后由輸出端out輸出。編譯完成后的生成元件符號如如圖8所示。24 中央控制電路中央控制電路用于整個(gè)電路的控制，其verilog hdl程序如下：module contr(lod,cin,aq,qa,d); input7:0aq;inputcin; output reg7:0 qa;output reg5:0d;output r

23、eg lod;reg 1:0qc;initial d='b100010;always (negedge cin )beginif (aq=0) lod=0; else lod=1;endalways (negedge lod )begin qc=qc+1;case (qc)0 :begin qa='h03;d='b100010;end1 :begin qa='h19;d='b001100;end2 :begin qa='h03;d='b010100;end3 :begin qa='h19;d='b100001;enddef

24、ault :qa='h00;endcaseendendmodule中央控制電路的作用是對整個(gè)交通燈控制電路進(jìn)行控制，控制器接收倒計(jì)時(shí)的結(jié)果，當(dāng)?shù)褂?jì)時(shí)歸0時(shí)，改變電路的控制模式，輸出倒計(jì)時(shí)的初始時(shí)間和交通燈亮滅控制信號。本程序共提供了0、1、2、3四種工作狀態(tài)，其中最大定時(shí)為19秒，最小為3秒。其具體的工作狀態(tài)如方案論證中的圖2所示。編譯完成后生成的元件圖如圖9所示。圖9 中央控制電路元件圖25 頂層文件在quartus ii中新建一個(gè)工程，為交通燈控制器電路建立一個(gè)原理圖編輯bdf文件。在原理圖編輯窗口中，調(diào)出已經(jīng)設(shè)計(jì)好的分頻器元件，中央控制器元件，十進(jìn)制減法計(jì)數(shù)器元件（2片）和譯碼器

25、元件（2片），并用鼠標(biāo)完成各元件之間的電路連接，形成交通燈控制器電路的頂層文件，如圖10所示。圖10 交通燈控制系統(tǒng)頂層文件編譯完成交通燈控制器的頂層設(shè)計(jì)文件后就可下載至eda6000實(shí)驗(yàn)平臺進(jìn)行硬件電路驗(yàn)證。3 程序調(diào)試驗(yàn)證在編譯完成后，要用到eda6000實(shí)驗(yàn)箱對程序進(jìn)行模擬硬件電路驗(yàn)證。首先將eda6000實(shí)驗(yàn)箱與計(jì)算機(jī)相連，然后打開與eda6000實(shí)驗(yàn)箱配套的偉福6000軟件，點(diǎn)擊連接eda實(shí)驗(yàn)開發(fā)系統(tǒng)后，看到實(shí)驗(yàn)箱上的數(shù)碼管全亮后，eda6000實(shí)驗(yàn)箱便與計(jì)算機(jī)連接上了。在下面的介紹中，都綜合運(yùn)用到了quartus ii軟件和偉福eda6000實(shí)驗(yàn)開發(fā)系統(tǒng)。31 引腳鎖定下載驗(yàn)證的第

26、一步就是在quartus ii軟件中選擇好相應(yīng)的pld器件，并將其引腳鎖定。本次用到的是實(shí)驗(yàn)箱上自帶的芯片epm7128s。在偉福6000中選擇好數(shù)碼管用于倒計(jì)時(shí)顯示和led燈用于交通燈顯示，并為其設(shè)定好i/o口。本次設(shè)計(jì)中，我將i/o口00ài/o口06連接到用于顯示個(gè)位倒計(jì)時(shí)的數(shù)碼管，i/o口08ài/o口14連接到顯示十位倒計(jì)時(shí)的數(shù)碼管。由于西面和東面、南面和北面的交通燈顯示是一樣的，所以選擇東面和北面的交通，共6盞用于與i/o口15ài/o口20相連。連接完成后如圖11所示。圖 11在偉福6000的i/o引腳定義菜單下查看各i/o口對應(yīng)的引腳，最后在qua

27、rtus ii的assignment下拉菜單下選擇pins，彈出引腳鎖定菜單，在location中輸入各部分所對應(yīng)的引腳。兩個(gè)數(shù)碼管的引腳out0 àout13分別定義為：45、50、49、51、54、55、56、58、52、60、61、63、64、65。6個(gè)交通燈d0 àd5分別定義為67、68、69、70、73、76。clk與83腳外部晶振連接。完成引腳鎖定后再次進(jìn)行設(shè)計(jì)電路的編譯。32 程序下載將引腳鎖定后，點(diǎn)擊quartus ii中的programmer對程序進(jìn)行下載。在mode下拉菜單中選擇jtag模式（該模式是epm7128s系列的下載模式），并在program

28、mer/configure下打鉤，點(diǎn)擊start,在progress的藍(lán)條進(jìn)行到100時(shí)，下載完成。33 程序調(diào)試下載完成后，點(diǎn)擊偉福6000上的 啟動/暫停 按鈕，程序啟動。啟動后觀察實(shí)驗(yàn)箱上的各部分運(yùn)行正常，交通燈控制電路的四種顯示狀態(tài)都能完好的呈現(xiàn)。交通燈控制器的硬件驗(yàn)證如圖12所示。 圖12 交通燈控制器的硬件驗(yàn)證圖 根據(jù)觀察，任務(wù)書中所要求實(shí)現(xiàn)的各項(xiàng)功能在eda6000實(shí)驗(yàn)平臺上都得以實(shí)現(xiàn)?？梢哉f以上程序是無誤的，根據(jù)該程序完全可以設(shè)計(jì)出與之相配的外部硬件電路。4 硬件電路實(shí)現(xiàn)在eda6000實(shí)驗(yàn)開發(fā)系統(tǒng)上完成硬件電路驗(yàn)證后，便可著手于基于pcb板的硬件電路設(shè)計(jì)。在著手設(shè)計(jì)之前，先要

29、對所設(shè)計(jì)電路做一個(gè)大概的規(guī)劃。首先要對市面上大量的pld芯片進(jìn)行選擇，找到合適的芯片，其次是查閱芯片資料，對該芯片有個(gè)全面的了解，掌握其工作環(huán)境和各引腳的作用，完成一個(gè)最小系統(tǒng)的設(shè)計(jì)。然后根據(jù)設(shè)計(jì)所要求的外部顯示功能，完成一個(gè)外圍電路的設(shè)計(jì)。最后將這兩部分連接起來。41 pld芯片的選擇目前的pld芯片主要由altera，lattice，xilinx等公司生產(chǎn)。針對市面上pld芯片眾多，本著熟悉、簡單、易用等原則，我選擇了altera公司生產(chǎn)的epm7128slc84-15這塊芯片。epm7128slc84-15是altera公司生產(chǎn)的max7000s系列中的一塊。選擇這塊芯片的原因有三點(diǎn)，首

30、先，該芯片是市面上最常見的pld芯片，在大學(xué)期間有過很多的接觸，有在eda6000實(shí)驗(yàn)箱上使用的經(jīng)驗(yàn)，對其各方面功能有一定的了解。再次，該芯片的為altera公司的產(chǎn)品，為同是該公司生產(chǎn)的quartus ii綜合性pld開發(fā)軟件支持，不必因?yàn)檫x用其他公司的產(chǎn)品而另外學(xué)習(xí)使用一套軟件和編程語言。最后，由于該芯片使用廣泛，在圖書館和網(wǎng)絡(luò)上都有很多關(guān)于它的資料，方便參考和學(xué)習(xí)。4.1.1通用pld芯片epm7128slc8415型號標(biāo)識對epm7128slc84-15的型號標(biāo)識做以下簡要介紹。（1）ep。ep代表的是altera公司的產(chǎn)品，該公司的產(chǎn)品一般都以ep開頭，代表可重復(fù)編程。（2）m。m代

31、表的是altera公司的max系列cpld產(chǎn)品。（3）7為產(chǎn)品系列號，即屬于max7000s。（4）128。表示改芯片的邏輯宏單元數(shù)為128。（5）lc表示采用plcc封裝（plastic leaded chip carrier，塑料方形扁平封裝）。（6）84-15，表示該芯片有84個(gè)引腳，引腳間延時(shí)為15ns。4.1.2 epm7128slc84的性能指標(biāo)及特點(diǎn)epm7128slc84是altera公司開發(fā)的cpld器件，屬于max 7000s系列。在高集成度pld器件中，max 7000s系列是速度最快的類型之一，它內(nèi)部為第二代max(multiple array matrix)結(jié)構(gòu)。除了

32、集成度高的優(yōu)點(diǎn)外，器件內(nèi)部單元(cell)之間的連接采用連續(xù)的金屬線，這種互連結(jié)構(gòu)為單元之間提供了固定的、短時(shí)延的信號通道，從而消除了內(nèi)部延時(shí)的難以預(yù)測性，并有效地提高了芯片資源的利用效率。epm7128slc84是基于eeprom的可編程cmos器件，其主要性能指標(biāo)為：（1）外部引腳數(shù)目為84，內(nèi)部等效門數(shù)為2500左右；（2）內(nèi)部有128個(gè)邏輯宏單元(macrocell)，每16個(gè)宏單元組成一個(gè)邏輯陣列塊(lab)，每個(gè)邏輯陣列塊對應(yīng)8個(gè)i/o引腳；（3）除通用i/o引腳外，epm7128slc84有兩個(gè)全局時(shí)鐘、一個(gè)全局使能和一個(gè)全局清零輸入；（4）器件最高計(jì)數(shù)頻率為151.5mhz，內(nèi)

33、部互連延時(shí)為1ns。epm7128slc84的主要特點(diǎn)為：（1）支持通過jtag口進(jìn)行5v電壓的在片編程；（2）宏單元的工作速率和功耗可編程選擇，用戶可決定每一個(gè)宏單元的工作模式選擇一般模式或是節(jié)能模式(功耗降低50%或更多，但延時(shí)加大)（3）宏單元的觸發(fā)器有獨(dú)立的清零、預(yù)置、時(shí)鐘和時(shí)鐘使能控制，可通過編程進(jìn)行設(shè)置；（4）器件的引腳輸出可設(shè)置，有以下三種選項(xiàng)：多電平i/o接口，通過硬件設(shè)置可使引腳輸出支持5v或3.3v兩種電平；輸出回轉(zhuǎn)速率(slew-rate)控制，用戶可決定每一i/o引腳的輸出回轉(zhuǎn)速率，大回轉(zhuǎn)速率縮小了信號通道的延時(shí)，但有可能加大瞬態(tài)躁聲；集電極開路選擇。（5）具有一個(gè)完善

34、、友好的軟件環(huán)境支持器件開發(fā)，altera公司的eda軟件quartus ii 集成了設(shè)計(jì)文件編輯、編譯、仿真、時(shí)序分析和器件編程等各項(xiàng)功能，并能直接控制器件內(nèi)部宏單元或輸出引腳的設(shè)置；（6）altera的硬件描述語言與cpld硬件結(jié)合緊密，并且提供優(yōu)化的megafunction函數(shù)庫，支持靈活地描述各類常用復(fù)雜電路，如計(jì)數(shù)器、鎖相環(huán)等。4.1.3 epm7128slc84的內(nèi)部結(jié)構(gòu)epm7128slc84是altera公司開發(fā)的cpld器件，屬于max 7000s系列。其內(nèi)部由五類模塊組成，分別為宏單元、擴(kuò)展乘積項(xiàng)、邏輯陣列塊、可編程互連陣列(pia)和i/o控制塊。 宏單元是ep

35、m7128slc84的基本元素，每個(gè)宏單元由組合電路和一個(gè)可編程觸發(fā)器組成。組合電路最多可有20個(gè)乘積項(xiàng)，宏單元本身提供5個(gè)，其他15個(gè)來自于本邏輯塊內(nèi)其他宏單元提供的并行擴(kuò)展乘積項(xiàng)，同時(shí)宏單元還輸出一個(gè)共享擴(kuò)展乘積項(xiàng)，邏輯塊內(nèi)的并行擴(kuò)展乘積項(xiàng)和共享擴(kuò)展乘積項(xiàng)組成擴(kuò)展乘積項(xiàng)。觸發(fā)器能通過編程設(shè)置為d、t、jk和rs四種類型，數(shù)據(jù)端既可來自于組合電路的輸出，也可為i/o引腳的直接輸入，觸發(fā)器的時(shí)鐘、清零、預(yù)置和使能等均可編程控制，其中時(shí)鐘、清零端的信號均有全局信號和組合電路輸出兩種來源。每個(gè)邏輯陣列塊lab由16個(gè)宏單元組成，lab的輸入信號包括：從器件內(nèi)部的公共總線可編程互連陣列pia反饋來的

36、36路信號；兩路全局時(shí)鐘和一路全局清零信號；直接從i/o引腳輸入的8路信號。lab之間通過pia相連，pia內(nèi)的信號通道其延時(shí)是固定的，不存在積累效應(yīng)。宏單元的輸出經(jīng)i/o控制塊送至i/o引腳，i/o控制塊控制每一個(gè)i/o引腳的工作模式，決定其為輸入、輸出或是雙向引腳，并決定其三態(tài)輸出的使能端控制。圖13為max7000s系列的內(nèi)部結(jié)構(gòu)圖。圖13 max7000s內(nèi)部結(jié)構(gòu)圖42 epm7128slc84最小系統(tǒng)4.2.1epm7128s各引腳功能在熟悉epm7128slc84的各項(xiàng)性能和特點(diǎn)后，在制作最小系統(tǒng)前，先將各引腳功能做一個(gè)簡單的介紹。芯片引腳分布圖如14所示。（1）vccnt、vcc

37、i/o、gnd。vccnt與5v電源相連接，gnd與地極相連接。i/o口電源vccio的連接要考慮實(shí)際的需要。epm7128s芯片為vccio提供了兩種電平的選擇，5v和3.3v。vccio可以vccnt一樣與+5v電源連接，也可單獨(dú)與3.3v電源連接。電平選擇由具體電路需要而定，當(dāng)其與多少伏電源連接時(shí)，i/o口的輸出電流也大致為多少伏。（2）tms、 tck、tdi、tdo。tms、 tck、tdi、tdo分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線，為jtag在線可編程引腳，為芯片提供下載功能。altera板上的接口標(biāo)準(zhǔn)如圖15所示。圖14 epm7128s引腳圖圖 15 altera板上的

38、接口標(biāo)準(zhǔn)（3）epm7000s的四個(gè)全局輸入腳gclk1,oe2(gclk2),oe1,glcrn它們的作用是： gclk：全局時(shí)鐘腳，這個(gè)腳的驅(qū)動能力最強(qiáng)，到所有邏輯單元的延時(shí)基本相同，所以如系統(tǒng)有外部時(shí)鐘輸入，建議定義此腳為時(shí)鐘腳。 oe1：全局輸出使能, 這個(gè)腳的驅(qū)動能力最強(qiáng)，到所有邏輯單元的延時(shí)基本相同，如有三態(tài)輸出，建議由此腳來控制（也可由內(nèi)部邏輯產(chǎn)生輸出使能信號）。 oe2/gclk2：全局輸出使能/全局時(shí)鐘腳，兩者皆可。 gclrn：全局清零，如有寄存器清零，建議由此腳來控制（也可由內(nèi)部邏輯產(chǎn)生清零信號），優(yōu)點(diǎn)同上。（4）除以上引腳外，其他引腳都為普通i/o口，可任意使用。4.2

39、.2epm7128s最小系統(tǒng)根據(jù)以上引腳說明，可將其各部分連接組成一塊epm7128s最小系統(tǒng)。在考慮到簡單、實(shí)用和后期調(diào)試電路方便等各方面的因素，本次設(shè)計(jì)決定購買在市面上可見的epm7128s pcb板，并按照說明書對各部分元器件焊接。epm7128s pcb板如圖16所示。圖16 epm7128s pcb圖17 epm7128s最小系統(tǒng)根據(jù)焊接說明書，焊接后得到的epm7128s最小系統(tǒng)如17圖 所示。該最小系統(tǒng)有如下特點(diǎn)：（1）采用完全開放式設(shè)計(jì)：將epm7128的全部i/o引腳、電源、時(shí)鐘、復(fù)位信號、4個(gè)led全部連接到插針上，在將設(shè)計(jì)下載到cpld后，使用插線跟外圍電路進(jìn)行任意連接，

40、可以搭建自己需要的任何一種電路，非常靈活和適用，具有很強(qiáng)的通用性，這正是最小系統(tǒng)板的主要特點(diǎn)。（2）獨(dú)立性：該最小系統(tǒng)板本身提供電源（包括5v和3.3v）、時(shí)鐘、復(fù)位、下載電路和4個(gè)led，組成了一個(gè)cpld的最小系統(tǒng)，所以可以用于學(xué)習(xí)、進(jìn)行一定的實(shí)驗(yàn)和驗(yàn)證，但主要用作核心板，外圍電路可由需要任意搭建。本設(shè)計(jì)的硬件資源如下：（1）pld(epm7128slc84-15或者epm7128slc84-10)； （2）電源：5v直流輸入，電源插座引入，或者直接使用插線引入，有開關(guān)和過壓保護(hù)。提供5v轉(zhuǎn)3.3v電源電路。輸入是5v信號，但輸出可以配置為5v或者3.3v信號，通過電源跳線設(shè)置：vcci/

41、o5v時(shí)，輸出為5v信號，vcci/o3.3v時(shí)，輸出為3.3v信號。如果錯(cuò)誤地插入了超過5.1v的電壓，穩(wěn)壓二極管可能會燒毀，但能保護(hù)其他的器件不致燒毀。燒毀的穩(wěn)壓二極管需要自己換新。（3）時(shí)鐘電路：一個(gè)晶振插座，提供一個(gè)4.096mhz的晶振，用戶可以很方便更換其他頻率的晶振，注意晶振的方向，以晶振上的一個(gè)標(biāo)志點(diǎn)為1腳，必須和pcb上的點(diǎn)對應(yīng)；（4）復(fù)位電路：具有上電復(fù)位和按鍵復(fù)位功能，復(fù)位信號為高電平，單獨(dú)引到插針上，可以同時(shí)作為cpld和其他外圍電路的復(fù)位信號；（5）下載電路：一個(gè)10針插座和下載指示燈，下載時(shí)指示燈閃爍；（6）插針陣列：pld的全部i/o引腳、電源及其跳線、時(shí)鐘、復(fù)位

42、信號、4個(gè)led全部連接到插針上；（7）插線：用于連接實(shí)驗(yàn)電路或者驗(yàn)證電路。插線兩端都含有插頭（即杜邦頭），插頭內(nèi)的簧片有良好的彈性，可以保證插接點(diǎn)的穩(wěn)定和良好接觸，避免了面包板上經(jīng)常出現(xiàn)的插頭松動和接觸不良現(xiàn)象。插線有10種顏色，便于辨認(rèn)。（8）轉(zhuǎn)接區(qū)：主要解決一個(gè)引腳同時(shí)連接到多個(gè)引腳的情況。轉(zhuǎn)接區(qū)有7個(gè)轉(zhuǎn)接點(diǎn)，每個(gè)轉(zhuǎn)接點(diǎn)由4個(gè)插針組成（這4個(gè)針連接在一起）。43 外圍電路設(shè)計(jì)4.3.1外圍電路構(gòu)想外圍電路由12個(gè)led燈（紅、黃、綠各3個(gè)）用于顯示交通控制。四個(gè)共陰7段數(shù)碼管，用于輸出倒計(jì)時(shí)。由于南北和東西兩面的led燈和倒計(jì)時(shí)顯示是一樣的，所以將南北和東西的led燈并聯(lián)，數(shù)碼管通過排阻

43、上拉后并聯(lián)，這樣可以最大程度的簡化電路。4.3.2外圍電路pcb板設(shè)計(jì)在外圍電路的制作中，要運(yùn)用到protel 99se這個(gè)軟件。protel 99se是prokltechnology公司開發(fā)的基于windows環(huán)境下的電路板設(shè)計(jì)軟件。該軟件功能強(qiáng)大，人機(jī)界面友好，易學(xué)易用，仍然是大中院校電學(xué)專業(yè)必學(xué)課程，同時(shí)也是業(yè)界人士首選的電路板設(shè)計(jì)工具。制作電路板一般分為以下幾個(gè)步驟：（1）規(guī)劃電路板一般在設(shè)計(jì)的pcb板時(shí)都有嚴(yán)格的外形尺寸要求，需要認(rèn)真規(guī)劃確定電路板的物理尺寸。進(jìn)入pcb編輯器，單擊下方的keep out layer標(biāo)簽將當(dāng)前工作層設(shè)置為keep out layer。該層為禁止布線層，

44、一般用于設(shè)置電路板的邊界。執(zhí)行place/keepout/track命令，光標(biāo)變?yōu)槭中螤?。單擊一條板邊的起點(diǎn)，然后移動光標(biāo)到合適位置后單擊確定板邊的終點(diǎn)。雙擊在track對話框中設(shè)置x起點(diǎn)、終點(diǎn)坐標(biāo)，y起點(diǎn)、終點(diǎn)坐標(biāo)，最終確定電路板的長度和寬度。由于有了epm7128s的最小系統(tǒng)，現(xiàn)在只需要設(shè)計(jì)外圍電路就可以了，因此我將電路板的長度定為10cm，寬度定為10cm。（2）繪制原理圖 該外部電路的原理圖為北邊和西邊的共6個(gè)led燈通過限流電阻與6個(gè)排針相連，應(yīng)為南邊和北邊，東邊和西邊的led燈的亮滅是一直的，所以將其串連起來就可以了。另外有4個(gè)數(shù)碼管，每兩個(gè)一組分別用以顯示東西、南北的倒計(jì)時(shí)情況

45、，所以將其通過1k排阻上拉后與排針相連就好了。畫好的交通燈控制器外圍電路的原理圖如圖18所示。圖18 交通燈控制器外圍電路原理圖上拉電阻的作用是提高元器件的使用效率，其阻值的選擇原則包括: 從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大,電流?。?從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大；對于高速電路,過大的上拉電阻可能邊沿變平緩.綜合考慮。對于與二極管連接的限流電阻選擇：型號：紅光、黃光、綠光  電流：紅黃：電流在1535ma之間         綠 ：電流在1520ma之間正向

46、壓降：紅黃    2.1v(典型值)    2.7v(最大值)綠     3.9v (典型值)   4.5v(最大值)限流電阻計(jì)算：  r=（vccvf×n）/if                 vcc電源電壓       &#

47、160;         vfled正向電壓                  nled串聯(lián)的個(gè)數(shù)                  ifled正向電流通常取1020ma計(jì)算得：紅、黃光二極管的限流電阻為300

48、歐，綠光二極管的限流電阻為100歐。（3）加載元件封裝 在加載元件封裝之前必須加載所需要的元件封裝庫。本設(shè)計(jì)中大多數(shù)元件的封裝都能在 pcb 編輯器中自帶的 pcb footprints.lib 中找到。只有共陰數(shù)碼管沒有現(xiàn)成的封裝圖。這就需要自己利用pcb元件封裝編輯器來自制元件的封裝。觀察這7段數(shù)碼管的特點(diǎn)，對其尺寸和引腳距離的丈量，畫處共陰數(shù)碼管的封裝如圖19。圖 19 共陰極7段數(shù)碼管封裝編輯好后，單擊 rename 鍵，輸入新的封裝名稱smg，保存。再回到 pcb 編輯器中將剛才制作的元件封裝圖加載進(jìn)來就可以了。日后若還要用到該封裝，只需將元件的封裝名寫為smg就可以了。（4）pcb

49、設(shè)計(jì)在完成7段數(shù)碼管的封裝后，將所有元件封裝完成后就可以對改電路的pcb進(jìn)行設(shè)計(jì)了。首先在規(guī)劃好的10*10的范圍內(nèi)，在其中偏右下的區(qū)域內(nèi)，分別在東西南北四個(gè)方向每邊防止3個(gè)led燈。并分別在北面和西面的led燈上方放置兩個(gè)七段數(shù)碼管，用以倒計(jì)時(shí)的顯示。然后在這些元件的附近放置和其相連的電阻和上拉電阻。最后在板子上方放置用以與i/o口相連的排針。在放置好元件后，點(diǎn)擊rule設(shè)置好導(dǎo)線寬度和元件最小距離后就可以用導(dǎo)線將各部分元件相連接起來了。為了方便電路板的腐蝕和焊接，我將導(dǎo)線寬度設(shè)置在1mm左右，并將地線和電源線加粗。最后設(shè)計(jì)好的pcb如圖20所示。圖 20 外圍電路pcb44 pcb板的制作

50、首先把電路的pcb圖打印出來，通過壓板機(jī)將pcb轉(zhuǎn)印到事先選擇好的銅板上。待板子冷卻后撕掉pcb紙，查看是否存在斷線和短路情況，如有的話用油性筆對其進(jìn)行修改。檢查完成后將其放入腐蝕液中（由鹽酸、雙氧水組成），腐蝕好的銅板要涂上松香液，防止銅線被氧化。最后用打孔機(jī)把所需的元器件插孔打好。45 元件安裝與焊接在安裝元件時(shí)，一定要慎重，在安裝前要仔細(xì)檢測各個(gè)元件的好壞，這也是為下一步調(diào)試電路打好基礎(chǔ)。 判斷所用到元件好壞以及引腳的極性，對照裝配圖將元件插入孔中，再用焊錫把元器件焊接好才算完成電路板的基本制作。在焊接元件時(shí)要注意順序，一般是先焊高度比較低的元件。焊接時(shí)一般可以按照跳線à電阻&

51、#224;排阻à發(fā)光二極管à芯片座à排針à極性電容這樣的順序進(jìn)行。焊接電路板時(shí)應(yīng)細(xì)心，要掌握好焊接要領(lǐng)，防止出現(xiàn)虛焊、假焊或?qū)⒉辉撨B接的兩線連接起來等會造成短路、斷路等情況。5 硬件電路調(diào)試51 硬件電路連接本次設(shè)計(jì)的硬件電路分為兩大部分，epm7128s最小系統(tǒng)和外圍電路。兩部分之間用導(dǎo)線連接起來。本次設(shè)計(jì)中用到了最小系統(tǒng)的4、6、9、11、15、17腳用于交通燈信號的輸出，5、8、10、12、16、18、21腳用于交通燈個(gè)位倒計(jì)時(shí)的輸出，22、25、28、30、35、37、40腳用于十位倒計(jì)時(shí)的輸出。再將晶振輸出端與clk（即83腳）連接。將上述引腳

52、用導(dǎo)線與與之相對應(yīng)的外圍電路上的元件連接好后，這樣硬件電路的連接就完成了。52 引腳鎖定和程序下載最小系統(tǒng)板通過專用下載線與計(jì)算機(jī)連接，不用通過eda6000實(shí)驗(yàn)開發(fā)系統(tǒng)和偉福6000軟件，所以過程與前面的程序調(diào)試驗(yàn)證中有所不同。將最小系統(tǒng)板通過下載線連接上計(jì)算機(jī)后，即可啟動quartus ii對引腳鎖定和程序下載了。如果使用的計(jì)算機(jī)之前沒有連接過pld芯片，則必須按照如下步驟安裝驅(qū)動程序。（1）安裝quartus ii軟件；（2）選擇：控制面板à添加硬件à 硬件是否連接好？選“是“à選“添加新的硬件設(shè)備” à 選“安裝我手動從列表中選擇的硬件（高級）”

53、 à 硬件類型選“聲音、視頻和游戲控制器” à 設(shè)備驅(qū)動程序選“從磁盤安裝”à 驅(qū)動程序選：安裝目錄quartus iidriverswin2000à 型號選：altera byteblaster ， à 安裝過程à 安裝完成（3）重新啟動計(jì)算機(jī)，安裝成功安裝完成并連接上計(jì)算機(jī)后，點(diǎn)擊quartus ii中的assignmentàdevice選擇相應(yīng)的pld元件。點(diǎn)擊assignmentàpins對引腳進(jìn)行鎖定。下載完成后接上電源打開開關(guān)，啟動程序。53 在運(yùn)行過程中出現(xiàn)的問題及解決方法在完成以上步驟啟動程序后，發(fā)

54、現(xiàn)在交通燈控制電路的各方面都運(yùn)行正常，但是其中存在一個(gè)很重要的問題，即芯片過燙。在查閱資料后可以了解epm7128s這塊芯片的功耗很大，所以適當(dāng)?shù)陌l(fā)燙事正常現(xiàn)象，但是芯片過燙也有其它幾個(gè)方面的原因。其中比較重要的有以下幾點(diǎn)：（1）輸入電流太大；（2）板子存在虛短路現(xiàn)象；（3）i/o引腳與板子上的其他器件電平不匹配產(chǎn)生了很大的電流，時(shí)間長了甚至?xí)p壞芯片。針對問題（1），先檢查原來使用的變壓器，可以發(fā)現(xiàn)輸入電流在允許范圍之內(nèi)。所以芯片過燙應(yīng)該與輸入電流方面的問題無關(guān)，問題（1）排除。針對問題（2）種情況，該最小系統(tǒng)的pcb為工業(yè)制版，在仔細(xì)觀察和用萬用表檢測后發(fā)現(xiàn)電路并無虛短路現(xiàn)象。排除最小系統(tǒng)

55、板后，用同樣的方法檢查外圍電路，發(fā)現(xiàn)也無虛短路現(xiàn)象，所以問題（2）也可排除掉。針對問題（3）種情況，我將外圍電路單獨(dú)供電，并選擇單獨(dú)的未與其他器件相連的引腳作為輸出引腳；接下來在quartus ii中將未用上的引腳全部設(shè)為as inputs,tri stated。具體步驟：點(diǎn)擊assignmentsàdeviceàdevice&pin optionsàunusedpinsàas inputs,tri statedà確定，然后就可以編譯下載了。完成以上操作后，發(fā)現(xiàn)芯片發(fā)燙問題有了明顯的改善。所以問題應(yīng)該是出在問題(3)中。完成上述操作，并

56、解決以上問題后，交通燈控制系統(tǒng)能夠正常的運(yùn)行，任務(wù)書中要求的各項(xiàng)功能都能得以實(shí)現(xiàn)，可以說本次設(shè)計(jì)已經(jīng)獲得了成功。6 結(jié)論經(jīng)過大學(xué)四年學(xué)習(xí)的積累，在我已基本掌握了相關(guān)專業(yè)方面知識的情況下，我嚴(yán)肅認(rèn)真的完成了我的畢業(yè)設(shè)計(jì)。從得到題目到查找資料，從對任務(wù)書的研究到完成設(shè)計(jì)的初步構(gòu)想，從對verilog hdl語言的學(xué)習(xí)到編寫出程序，從對quartus ii、protel 99se等開發(fā)應(yīng)用軟件的基本了解到熟練運(yùn)用、從對eda技術(shù)的半知半解到能夠應(yīng)用并做出成品這段過程充滿了未知與挑戰(zhàn)。伴隨著對未知領(lǐng)域的探索而有所收獲的喜悅和被未知情況帶來的失敗打擊，我完成了我的畢業(yè)設(shè)計(jì)。本次設(shè)計(jì)已經(jīng)不僅僅是對我大學(xué)四年所知識的一次綜合運(yùn)用與總結(jié)，更是對我精神上的一次洗禮。在不斷的跌倒與爬起的過程，培養(yǎng)了我的鉆研精神、面對困