ISE調(diào)用ModelsimSE6.5仿真的若干問題及其解決方法

1、Xilinx ISE 10.x 調(diào)用 Modelsim SE 6.5 仿真的若干問題及其解決方法因為手上有一塊 Xilinx 的 Spartan-3E 開發(fā)板，前些日子陸陸續(xù)續(xù)學(xué)習(xí)了ISE 的一般工程開發(fā)，熟悉了 Xilinx ISE 10.x 的軟件操作和開發(fā)板的使用。近來沒有事情，于是乎，又把 那開發(fā)板拿出來把弄把弄，開始學(xué)習(xí) Xilinx 的 FPGA 的 DSP 開發(fā)設(shè)計。在這里先介紹一下 Xlinx FPGA 的 DSP 設(shè)計工具和設(shè)計流程。近年來，隨著多媒體技術(shù)和無線通信技術(shù)的迅猛發(fā)展，信息技術(shù)領(lǐng)域?qū)?DSP 應(yīng)用的需 求不斷增長，傳統(tǒng)的 DSP處理器（現(xiàn)在用得最多的當屬IT的DS

2、P，種類多，功能強大， 軟件技術(shù)也很成熟）雖然時鐘速率很高，當 DSP 處理器在運行時按指令順序執(zhí)行，因而資源 利用率不高，數(shù)據(jù)的吞吐量較低，難以實現(xiàn)高速率，高復(fù)雜度的設(shè)計。而FPGA 擁有大量可編程邏輯資源，比如專用的 DSP 塊，乘法器、雙端口 RAM 、LUT 、寄存器和 DCM 等， 同時配合嵌入式處理器，像Altera的Niosll核、Xilinx的MicroBlaze和PowerPC405等處理器軟核或硬核，可以輕松實現(xiàn)高數(shù)據(jù)率的數(shù)字信號處理設(shè)計，而且性能原聲與傳統(tǒng)的DSP處理器，具有可裁剪，靈活性大等特點，正越來越被人們所重視。使用 FPGA 進行 DSP 算法設(shè)計時，傳統(tǒng)方式下

3、，設(shè)計者首先要進行浮點數(shù)的算法驗證 和仿真，然后再將其轉(zhuǎn)換為定點數(shù)程序；其次將定點數(shù)算法編寫成HDL 代碼，通過反復(fù)的功能仿真，后仿真驗證程序的正確性，最終生成比特流。Xilinx 公司推出的系統(tǒng)建模工具System Generator 簡化了整個 DSP 設(shè)計流程。 設(shè)計者只需要根據(jù)設(shè)計要求咱 Simulink 下進行 系統(tǒng)建模，使用 System Generator 工具即可自動生成可執(zhí)行比特流、測試文件等，去掉繁瑣 的仿真、對比和驗證過程。由于提供了適合硬件設(shè)計的數(shù)字信號處理（DSP）建模環(huán)境，加速、簡化了 FPGA 的 DSP 系統(tǒng)級硬件設(shè)計。關(guān)于 System Generator 的

4、下載和安裝過程，我在此就不詳細說明了，在 google 上搜索 一下就能找到的。關(guān)于System Gnenrator的使用說明我在此向大家推薦一本很好的教材-Xilinx ISE Design suite 10.x FPGA開發(fā)指南（人民郵電出版社、田耕胡彬 徐文波等著）我是在學(xué)校圖書館借到的這本書， 寫得很詳細， 相當不錯。 我寫這篇文章的之前做的實驗也 是參考上面做的。 下面我進入正題，具體介紹我在用 SystemGenerator 工具完成 DSP 設(shè)計后 使用Xilinx ISE 10.x調(diào)用Modelsim SE 6.5進行仿真驗證時遇到的的若干問題及其解決方 法。下圖為我設(shè)計的用

5、Matlab Simulink 工具設(shè)計 DSP 工程。在用 System Generator 進行 FPGA 的 DSP 模塊設(shè)計是以下幾點值得特別注意： 設(shè)計的的FPGADSP模塊的全局輸入和輸出數(shù)據(jù)（也就是在非 Xilinx庫提供的數(shù)據(jù)源或者數(shù)據(jù)顯示、測量終端，比如下面設(shè)計中的Step信號源和Scope示波器等）必須經(jīng)過Xilinx 提供的 Gateway In 和 Gateway OUT 進行采樣，進而得到 FPGA 內(nèi)部能夠處理的定點 數(shù)。 每個設(shè)計中至少要包含一個 System Generator 圖標，因為它是聯(lián)系 MATLAB 設(shè)計與 Xilinx FPGA 硬件實現(xiàn)的主要橋梁

6、， 通過它可以實現(xiàn) FPGA 實現(xiàn)屬性的設(shè)置和修改， 雙擊該 圖標會出現(xiàn)如圖 -2 所示的對話框。 由于在 System Generator 中進行設(shè)計是需要對外部數(shù)據(jù)進行采樣，所以設(shè)計中各個Gateway In 和 Gateway Out 模塊都有一個采樣周期和采樣后所得定點數(shù)精度的設(shè)置，另外在整個系統(tǒng)也必須有一個系統(tǒng)采樣設(shè)置，多數(shù)情況下就對應(yīng)著FPGA 實現(xiàn)設(shè)計是的全局時鐘，其設(shè)置在 圖-2中的Simuli nk System Clock (sec)。這里需要特別注意，系統(tǒng)設(shè)置必須是整 個FPGA的最高時鐘，而 Gateway In和Gateway Out模塊的采樣周期都必須是它的整數(shù)倍,

7、 否則系統(tǒng)會報錯，設(shè)計失敗。ijoiiiiRD11呼 I冊Ccnlari林BE圖-1下圖為System Generator的系統(tǒng)設(shè)置，請注意其中勾選了 Create testbench選項，這樣在 點擊Generator以后，系統(tǒng)才會自動生成勇于Modelsim仿真的測試文件，十分方便。圖-2當一切設(shè)計好之后，點擊圖-2中的Generator按鈕，系統(tǒng)就會自動調(diào)用ISE工具進行綜合并產(chǎn)生所以需要的設(shè)計文件和仿真文件。接下來，運行ISE，打開Open Project，將路徑切換至 MATLAB的work工作目錄文件 下找到netlist文件，進入就會看到一個已經(jīng)生產(chǎn)的 <工程名>_d

8、cm_mcw.ise的ISE工程文件 如圖-3示，點擊打開.Oprn Project姿的立檔® C5臥丈件老：立件盤SlQ】.|l$BF11*> (* &訕r檢禍打奔如圖-3接著，設(shè)置ISE調(diào)用Models in進行仿真的路徑：點擊 ISE 窗口的 Edit->Prefrenee,出現(xiàn)圖-4 窗口，點擊展開 ISE General->lntergratedTools,如下所示，在Model Tech simulator項選擇你的 Modelsim安裝路徑完成設(shè)置。另外ISE也提供利用其他綜合工具進行設(shè)計綜合的軟件接口，如Synplify或者Synplify

9、Pro。e ce encesIztt eE Bted Tools Opt idels刃岡C«ttcwrC4M«1«t- Fl中席pl槁電譏m HTIL >r«*nr也止FACT-KE G&rrtlD«u ck 4心1鼻 Sir Edi l存lr lS«t ilw pitk? £。1_吐理 1魚*13"!1電川jtdp hw*w initt31«444*1 T*h finaliilor q如5，r*>in3S*n«Ftk«si CwfltiiM V«H fi

10、c:t.lLivHS<iw£«i V'a w t ISEOS i*)-HE TtKH Z4it«rK«卄«r如UacqM* Tm>1«L*i* RTL/Twehlt ttr t t SdMlitibc B1H+. $盧、心 Eii t«r+ T«tt Bvhcli 置啊Ek* Xdi t-wr f Ti«i>( Amlyr«rZili 3u,l/p-d.«it«Fir«j StllinixC： Milt£0 IVQu|£

11、e4fHtbt&Vat圖-4然后，回到ISE工程界面，在 source窗口選擇 Source for切換至Behavior Simulation , 此時在Sources窗口就能看見剛才 System Generator自動生成的testbench測試文件了以 工 程名-dcm_mcw_tb-structure形式命名。如圖-5示：X:唁 Sources*yShsp shotsj LibrviefiFilesFroctKSfrsXProcesses fcr 1 d>_da«_dc_»c»_tbAd4 IxiiUftc圖-5接下來的一步是決定ISE能否

12、成功調(diào)用 Modelsim SE6.5進行仿真工作的關(guān)鍵。我遇到 的問題也大都在于此。如果此時，你和我一樣迫不及待的想看到仿真的結(jié)果而草草的點擊圖-6中Process窗口的Simulate Behavioral Model的話，一連串的問題也就隨之出現(xiàn)了。如圖-6所示，Modelsim的命令窗口輸出了以下錯誤信息#* Error: lab_dcm.vhd(41): Library xilinxcorelib not found.#* Error: lab_dcm.vhd(43): VHDL Compiler exiting #* Error: D:/modeltech_6.5/win32/vc

13、om failed.# Error in macro ./pn_behavioral.do line 9# D:/modeltech_6.5/win32/vcom failed.# while executingmtpUPFTypePathUbraryD /Prodan Fil«/MATLAB/R2OO7Library$M)OOEL_TECI-V. ./fioJtfbtibIfttrdryLibrary訶OOELJECI-V./0¥m-2 DJLfcrry$MOOEL_7ECH/./paJtLibrary$MOCEL_TECIi/up*_tolibrary$MODELtCW

14、mv_st£|MODEL_TEC 屮.J 誠&2000Lixary$MODELjECli/.jBWLibrary$MODEL_TECH/. ./rnodelMri_ltolibrjf/$MODEL_TE 匚 KLJstdLibrary$MQOEL氏出JstdL如efoper 味LibraryIWXEL TECH/. ,/synopSys運軌疋tnoddsim玄菠曰求r兩初 始化文件modelsm ini文件所設(shè)*>稠 | a電丨歩男置的默認庫librarye1丁-jLd&drylNanework FZfi乃 rhtiAvtn mtfOvmniiPAsv_stdW

15、&000tree modern lb$td_devetoper synop&ys /彳U 孑I如 bbrary |F*1 Project1 Transire# _ LGAdng pxkae 處 dogk164栽* Error: lab_dcrn.vhd( 1): Library xratoroib rot found.# * Error: Ub_dcm.vhd(3): Vl« Compiltf 點xMq# * Error: DAw32/vcotn faJed-# Efror in macro，/pn _behavnfine 9 t Di/rwdelt«h_6

16、,5Jwn32y«om Failed,r 艸 hJ 苦 executmg；# *5 -93 -nowflrn 1 -rxjvCQt 3jjcm.vbdTMOddS<A><No Dwiffi Loaded >圖-6上面的信息提示：沒找到Library xilinxcorelib所以編譯器不能對當前工程進行編譯和 仿真，所編譯器退出?？吹饺绱说男畔ⅲ敃r很茫然，這到底是怎么回事呢？從xilinxcorelib來看似乎是Modelsim里面沒有Xilinx的仿真庫呀！到google上面一查才知道，原來用 Modelsim進行仿真時，先要對設(shè)計中調(diào)用的元件庫 進行編譯

17、，也就是 compile，通過之后才能進行波形仿真(simulate )。而Modelsim的SE版 本屬于通用版，僅集成(也就是自帶的)一般的庫，比如ieee庫，Verilog庫和標準庫std等。不像其專業(yè)版，如跟Altera設(shè)計的ModelSim-Altera版就自帶了 AlteraFPGA的全部設(shè)計庫。另外，Modelsim在啟動時，會調(diào)用一個非常關(guān)鍵的初始化文件-Modelsim.ini,這個文件決定了本次Modelsim軟件啟動后所具備的庫的多少和映射關(guān)系。在知道了這一點后，我就 在電腦上搜索 Modelsim.ini ,結(jié)果驚訝的發(fā)現(xiàn)了在我的電腦上面居然有好幾個Modelsim.i

18、ni文件。如圖-7所示：每個工程 目錄下有 軟件自動 生成的>卜曲hUSWl-WL>4邸霆立Itll1 <c gb的 *D :七時才初上匚業(yè)怦pE 吳粧哥.17】*如門右7辱"啤E '樓輯玉0仆7科 I僅7七 dln?W/i-LMltta4<hE *班機霹：1 lift'Models!.m軟件安裝目錄下的件.甲 cotnpxlibgui 工具編譯Xilinx® 后產(chǎn)主的 moddsimin 文件modeisimini 文圖-7看到上面的搜索結(jié)果，我才想起以前曾經(jīng)使用過Modelsim，但都是FPGA軟件安裝包配套的版本，有 ACTEL

19、的FPGA設(shè)計軟件Libero8.3自帶的專業(yè)許可的 Modelsim版本和 Altera 的 FPGA 設(shè)計軟件 Quartus9.0 自帶的 ModelSim-Altera 6.4a (Quartus II 9.0) Starter Edition版本，在使用的時候由于是專業(yè)版，都安裝好了各自FPGA廠商的設(shè)計庫，在用FPGA軟件調(diào)用Modelsim是從未遇到過此類數(shù)據(jù)庫lib方面的問題。由此，我也發(fā)現(xiàn) EDA工具在生成 Modelsim測試文件時會根據(jù)FPGA的設(shè)計環(huán)境生產(chǎn)一個Modelsim.ini文件，用于調(diào)用 Modelsim軟件仿真時初始化Modelsim的啟動環(huán)境。該初始化文件

20、一般都包含在各自的工程設(shè)計文件目錄下。如圖-8所示。我打開我當前的設(shè)計工程目錄：D:Program FilesMATLABR2007aworkmy_labnetlist下的Modelsim.ini文件，發(fā)現(xiàn)其中的庫設(shè)置內(nèi)容如下：Libraryothers = $MODEL_TECH/./modelsim.i ni;vhdl_psl_checkers = $MODEL_TECH/./vhdl_psl_checkers / Source files only for this release;verilog_psl_checkers = $MODEL_TECH/./verilog_psl_chec

21、kers / Source files only for this release;mvc_lib = $MODEL_TECH/./mvc_lib上面語句的意思是每個庫的名稱及其映射路徑，從上面并沒有發(fā)現(xiàn)錯誤中所提到的xilinxcorelib這個庫及其映射路徑。所以出錯也就理所當然啦！另外從上面的語句還可以看出，Modelsim在啟動時首先調(diào)用的是當前工程設(shè)計目錄下的 modelsim.ini 文件，其他它通過 others = $MODEL_TECH/./modelsim.ini 還會調(diào)用 modelsim 安裝目錄下的初始化文件，進行庫的映射。好了，在打開 modelsim安裝目錄下的初

22、始化文件modelsim.ini文件發(fā)現(xiàn)其庫映射設(shè)置如下：Librarystd= $MODEL_TECH/./std ieee = $MODEL_TECH/./ieee verilog = $MODEL_TECH/./verilog vital2000 = $MODEL_TECH/./vital2000 std_developerskit = $MODEL_TECH/./std_developerskit synopsys = $MODEL_TECH/./synopsys modelsim_lib = $MODEL_TECH/./modelsim_lib sv_std = $MODEL_TEC

23、H/./sv_std mtiAvm=$MODEL_TECH/./avmmtiOvm=$MODEL_TECH/./ovm-2.0.1mtiUPF=$MODEL_TECH/./upf_libmtiPA=$MODEL_TECH/./pa_libfloatfixlib = $MODEL_TECH/./floatfixlib;vhdl_psl_checkers = $MODEL_TECH/./vhdl_psl_checkers/ Source files only forthis release;verilog_psl_checkers = $MODEL_TECH/./verilog_psl_check

24、ers/ Source files only for thisrelease;mvc_lib = $MODEL_TECH/./mvc_lib 中也就是我們在圖 -6 的 modelsim 軟件界面的 library 欄所見到的所有庫了。 繼而，我又在 google 上進一步搜索 ISE 調(diào)用 modelsim 進行仿真方面的問題?？吹揭恍?論壇的回帖中談到， 用 Modelsim 進行 Xilinx FPGA 設(shè)計的仿真時安裝 Xilinx 庫的各種方法。 我將它們都一一試了一遍，問題依舊??！特別是其中用 ISE 的 compxlibgui.exe 工具（安裝 路徑 Xilinx10.1ISE

25、binntcompxlibgui.exe ）進行自動的 Xilinx 庫編譯時，由于選擇了全部 的庫進行編譯，用了近 3 個小時才完成。于是，我很不甘心就這樣失敗了。回想整個工程，我又在電腦上搜索 modelsim.ini 文件，發(fā)現(xiàn)此時在 ISE 的安裝目錄下多 了一個該文件（見圖 -7 所示），于是迫不及待的打開，發(fā)現(xiàn)如下：Libraryothers = $MODEL_TECH/./modelsim.ini;vhdl_psl_checkers = $MODEL_TECH/./vhdl_psl_checkers/ Source files only forthis release;veril

26、og_psl_checkers = $MODEL_TECH/./verilog_psl_checkers/ Source files only for thisrelease;mvc_lib = $MODEL_TECH/./mvc_libUNISIMS_VER = C:Xilinx10.1ISEverilogmti_seunisims_ver UNIMACRO_VER = C:Xilinx10.1ISEverilogmti_seunimacro_ver UNI9000_VER = C:Xilinx10.1ISEverilogmti_seuni9000_ver SIMPRIMS_VER = C:

27、Xilinx10.1ISEverilogmti_sesimprims_ver XILINXCORELIB_VER = C:Xilinx10.1ISEverilogmti_seXilinxCoreLib_ver SECUREIP = C:Xilinx10.1ISEverilogmti_sesecureipAIM_VER = C:Xilinx10.1ISEverilogmti_seabel_veraim_verJ CPLD_VER = C:Xilinx10.1ISEverilogmti_secpld_ver UNISIM = C:Xilinx10.1ISEvhdlmti_seunisim UNIM

28、ACRO = C:Xilinx10.1ISEvhdlmti_seunimacroSIMPRIM = C:Xili nx10.1ISEvhdlmti_sesimprimXILINXCORELIB=C:Xili nx10.1ISEvhdlmti_seXili nxCoreLibAIM = C:Xilinx10.1ISEvhdlmti seabelaimPLS = C:Xili nx10.1ISEvhdlmti_seabelplsCPLD = C:Xili nx10.1ISEvhdlmti_secpld奇跡般的發(fā)現(xiàn)了 XILINXCORELIB = C:Xili nx10.1ISEvhdlmti_s

29、eXili nxCoreLib于是，欣喜萬分。將上面的全部粗體語句全部copy到當前工程目錄下的modelsim.ini文件中，再在ISE下面重復(fù)上面的過程，奇跡終于出現(xiàn)啦！My God!所有的Xilinx庫都出現(xiàn)了，仿真波形也出來了！圖-8這里再附上我上傳在本網(wǎng)站上的Modelsim SE 6.5的完整版下載鏈接和利用ISE的compxlibgui.exe工具進行Xilinx庫編譯的流程截圖。希望對大家有幫助。如果未能找到，請在搜索欄中搜Modelsim SE 6.5就可以看見了，全部11個壓縮包，共202M如果未能找到，請在搜索欄中搜Modelsim SE 6.5就可以看見了，全部11個壓

30、縮包，共202MModelsim SE 6.5 的完整版下載鏈接：如果未能找到，請在搜索欄中搜Modelsim SE 6.5就可以看見了，全部11個壓縮包，共202MW)£XklkM 15110 1fit 砸XillMMvtcrlaterMl TTr w電仔件各力ViaMA cca巒«r««：«兒/9*4«v« *1 xelSQK«il «r>ti«a3Wire CivsrtQ CK>e«> Fr« *Cl MF.Tli<3 y時 C ”懵入笛Q iB

31、Sttn«at«r Cralicv»>4«1iib 2X 0 9ilZ人Ardtit«dv« V>t«r4CoxtruBli 14s <«rCttt 4«Mr«(«rFl»w>l «m«7FWA !4i«rfACl0Library Caaflttuft VitudFr«j«ctSeftvar* >*v*l«U C«atw祝4a» M«r«rViMm

32、«ri>4«vt »«% 2,rwxo gs«x av”Aly Doooor V»M«r O> a 8i xvuifspaAl<«f M«r« T5金衛(wèi)士J0«C«r» Ar“、4* LU«>t»«Offk<« TOO)C«(«lrt< CC«M«rbe ihiittrViaW.RK«，(«<n£0J ViMwt &

33、lt;M“. 0"序6i4EUQ UTarrMdtAnOWJWxai/t»)Off±A(V20)炳a»C m offx個人Gl Siliu ISX 川9 $V 10 IW-KUaC.SatrlFraMar£3 3 UU«r QXi elUtl3口0 ® 30c 二二二二一 3 -Alliw 0«ti4Mr Vi»«r W Dr COB BWUSTPa 比并:W上BWftuuw m4Xilinx Simulation Library Coapilation ¥izar 匚J5|Curre

34、nt Simulator version：Mud«l Tcluiulugy MudaSim ALTERA STARTER EDITION “im G. 4u Simululux 2008.08 Oct 22 2008Do not use this wizard for ModelSim Xilinx Edition or ISE Simulator as they come with pre*compiled Simulation librariesOnly specific versions of the simulators are supported Please verify that the selected simulator version satisfies th© following requirements： odelSia SE/PE 6.3c or laterMore Info :< Backgext >CancelXilinx Simulation Library Compilation fizarSelect HD