多功能數(shù)字鐘的VHDL設(shè)計(jì)

1、摘 要: 應(yīng)用VHDL語言編程，進(jìn)行了多功能數(shù)字鐘的設(shè)計(jì)，并在MAX PLUS環(huán)境下通過了編譯、仿真、調(diào)試。關(guān)鍵詞：VHDL；EDA；數(shù)字鐘；仿真圖1. EDA簡介20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)

2、計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。這些器件可以通過軟件編程而對(duì)其

3、硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。2. VHDL簡介硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。HDL是用形式化的方法描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。與SDL（SoftwareDescriptionLanguage）相似，經(jīng)歷了從機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級(jí)語言（HDL）的過程。VHDL翻譯成中文就是超高速集成電路硬件描述語言,他誕生于1982年。最初是由

4、美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，(即IEEE標(biāo)準(zhǔn)的1076-1993版本)主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中?，F(xiàn)在，VH

5、DL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 目前，它在中國的應(yīng)用多數(shù)是用FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部

6、（或稱可是部分，及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。2.1 VHDL的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)。（一）功能強(qiáng)大VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用的元件生成。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。（二）可移植性VHDL語言是一個(gè)標(biāo)準(zhǔn)語言，其設(shè)計(jì)描述可以為不同的EDA工具支持。它可以從一個(gè)仿

7、真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。此外，通過更換庫再重新綜合很容易移植為ASIC設(shè)計(jì)。（三）獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。（五）靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)

8、的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。所以，即使在遠(yuǎn)離門級(jí)的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。2.2 VHDL的設(shè)計(jì)結(jié)構(gòu)VHDL描述數(shù)字電路系統(tǒng)設(shè)計(jì)的行為、功能、輸入和輸出。它在語法上與現(xiàn)代編程語言相似，但包含了許多與硬件有特殊關(guān)系的結(jié)構(gòu)。VHDL將一個(gè)設(shè)計(jì)稱為一個(gè)實(shí)體Entity（元件、電路或者系統(tǒng)），并且將它分成外部的可見部分（實(shí)體名、連接）和內(nèi)部的隱藏部分（實(shí)體算法、實(shí)現(xiàn)）。當(dāng)定義了一個(gè)設(shè)計(jì)的實(shí)體之后，其他實(shí)體可以利用該實(shí)體，也可以開發(fā)一個(gè)實(shí)體庫。所以，內(nèi)部和外部的概念對(duì)系統(tǒng)設(shè)計(jì)

9、的VHDL是十分重要的。外部的實(shí)體名或連接由實(shí)體聲明Entity來描述。而內(nèi)部的實(shí)體算法或?qū)崿F(xiàn)則由結(jié)構(gòu)體Architecture來描述。結(jié)構(gòu)體可以包含相連的多個(gè)進(jìn)程process或者組建component等其他并行結(jié)構(gòu)。需要說明的是，它們在硬件中都是并行運(yùn)行的。2.3 VHDL的設(shè)計(jì)步驟采用VHDL的系統(tǒng)設(shè)計(jì)，一般有以下6個(gè)步驟。1）要求的功能模塊劃分；2）VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）；3）代碼仿真模擬（前仿真）；4）計(jì)綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。3. MAX+plusII仿真軟件的使用簡介Max+plusII(或?qū)懗蒑axpl

10、us2，或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模CPLD/FPGA)。使用MAX+PLUSII的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）建立設(shè)計(jì)，MAX+PLUSII把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非?？臁?duì)于一般幾千門的電路設(shè)計(jì)，使用MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，MaxplusII被公認(rèn)為是最易使用，人機(jī)界

11、面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用PLD器件來實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練；硬件描述語言描述是可編程器件設(shè)計(jì)的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在PLD的設(shè)計(jì)過程中廣泛使用。常用的硬件描述語言有ABEL，VHDL語言等。在這里我們可以先看一看用FPGACPLD開發(fā)工具進(jìn)行電路設(shè)計(jì)的一般流程通?？蓪PGA/CPLD設(shè)計(jì)流程歸納為以下7個(gè)步驟，這與ASIC設(shè)計(jì)有相似之處。1.設(shè)計(jì)輸

12、入。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。2.前仿真（功能仿真）。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。（ASCI設(shè)計(jì)中，這一步驟稱為第一次Sign-off）PLD設(shè)計(jì)中，有時(shí)跳過這一步。3.設(shè)計(jì)編譯。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式(網(wǎng)表)。4.優(yōu)化。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指

13、定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。5.布局布線。在PLD設(shè)計(jì)中，3-5步可以用PLD廠家提供的開發(fā)軟件（如 Maxplus2）自動(dòng)一次完成。6.后仿真（時(shí)序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。（ASCI設(shè)計(jì)中，這一步驟稱為第二次Signoff）。7.生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)。同樣，使用MaxplusII基本上也是有以上幾個(gè)步驟，但可簡化為：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真、下載。4. 電子鐘的設(shè)計(jì)要求與總體設(shè)計(jì)4.1設(shè)計(jì)要求本次設(shè)計(jì)的多功能數(shù)字鐘具有如下功能：1秒分時(shí)的依次顯示并正確計(jì)數(shù)；2定時(shí)鬧鐘：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)

14、，揚(yáng)聲器發(fā)出報(bào)時(shí)聲音；3時(shí)間設(shè)置，即手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對(duì)分時(shí)進(jìn)行調(diào)整；4.2 總體設(shè)計(jì)4.2.1 設(shè)計(jì)框圖 圖1 頂層框圖4.2.2外部輸入輸出要求外部輸入要求：輸入信號(hào)有1kHz1Hz時(shí)鐘信號(hào)、低電平有效的秒清零信號(hào)CLR、低電平有效的調(diào)分信號(hào)SETmin、低電平有效的調(diào)時(shí)信號(hào)SEThour；外部輸出要求：整點(diǎn)報(bào)時(shí)信號(hào)SOUND（59分51357秒時(shí)未500Hz低頻聲，59分59秒時(shí)為1kHz高頻聲）、時(shí)十位顯示信號(hào)h1（a，b，c，d，e，f，g）、時(shí)個(gè)位顯示信號(hào)h0（a ，b，c，d，e，f，g）、分十位顯示信號(hào)m1及分個(gè)位m0、秒十位s1及秒個(gè)位s0；數(shù)碼管顯示

15、位選信號(hào)SEL012等三個(gè)信號(hào)。4.2.3內(nèi)部各功能模塊： 1）FREQ分頻模塊：整點(diǎn)報(bào)時(shí)用的1kH與500Hz的脈沖信號(hào)，這里的輸入信號(hào)是1KHz信號(hào)，所以只要一個(gè)二分頻即可；時(shí)間基準(zhǔn)采用1Hz輸入信號(hào)直接提供（當(dāng)然也可以分頻取得，這里先用的是分頻取得的信號(hào)，后考慮到精度問題而采用硬件頻率信號(hào)。 2）秒計(jì)數(shù)模塊SECOND：60進(jìn)制，帶有進(jìn)位和清零功能的，輸入為1Hz脈沖和低電平有效的清零信號(hào)CLR，輸出秒個(gè)位、時(shí)位及進(jìn)位信號(hào)CO。 3）分計(jì)數(shù)模塊MINUTE60進(jìn)制，帶有進(jìn)位和置數(shù)功能的，輸入為1Hz脈沖和高電平有效的使能信號(hào)EN，輸出分個(gè)位、時(shí)位及進(jìn)位信號(hào)CO。4）時(shí)計(jì)數(shù)模塊HOUR：2

16、4進(jìn)制，輸入為1Hz脈沖和高電平有效的使能信號(hào)EN，輸出分個(gè)位、時(shí)位。5）掃描模塊SELTIME：輸入為秒（含個(gè)十位）、分、時(shí)、掃描時(shí)鐘CLK1K，輸出為D和顯示控制信號(hào)SEL。6）整點(diǎn)報(bào)時(shí)功能模塊ALERT：輸入為分秒信號(hào)，輸出為高頻聲控Q1K和Q500。7）譯碼顯示功能模塊DISPLAY：輸入為D，輸出為Q5. VHDL程序設(shè)計(jì)5.1分頻模塊（原理圖輸入） 圖2 頂層設(shè)計(jì)5.2 秒模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:

17、in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic);end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr='1' thencnt1:="0000"cnt0:="0000"elsif clk'event and clk='1' the

18、nif cnt1="0101" and cnt0="1000" thenco<='1'cnt0:="1001"elsif cnt0<"1001" thencnt0:=cnt0+1;elsecnt0:="0000"if cnt1<"0101" thencnt1:=cnt1+1;elsecnt1:="0000"co<='0'end if;end if;end if;sec1<=cnt1;sec0&l

19、t;=cnt0;end process;end SEC;圖3 秒模塊仿真波形5.3分模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);end MINUTE;architecture MIN of MINUTE isbeginprocess(clk,en)variable cnt1,cnt

20、0:std_logic_vector(3 downto 0);beginif clk'event and clk='1' thenif en='1' thenif cnt1="0101" and cnt0="1000" thenco<='1'cnt0:="1001"elsif cnt0<"1001" thencnt0:=cnt0+1;elsecnt0:="0000"if cnt1<"0101" then

21、cnt1:=cnt1+1;elsecnt1:="0000"co<='0'end if;end if;end if;end if;min1<=cnt1;min0<=cnt0;end process;end MIN; 圖4 分模塊仿真波形5.4時(shí)模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity HOUR isport(clk,en:in std_logic; h1,h0:out std_logic_vector(3 downto

22、 0);end HOUR;architecture hour_arc of HOUR isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clk'event and clk='1' thenif en='1' thenif cnt1="0010" and cnt0="0011" thencnt1:="0000"cnt0:="0000"elsif cnt0>="10

23、01" thencnt1:=cnt1+1;cnt0:="0000"else cnt0:=cnt0+1;end if;end if;end if;h1<=cnt1;h0<=cnt0;end process;end hour_arc;圖5 時(shí)模塊仿真波形5.5掃描模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity SELTIME is port( clk:in std_logic; s

24、ec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0); daout:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0);end SELTIME;architecture fun of SELTIME is signal count:std_logic_vector(2 downto 0);begin sel<=count; process(clk) begin if(clk'event and clk='1') th

25、en if(count>="101") then count<="000" else count<=count+1; end if; end if; case count is when"000"=>daout<= sec0; when"001"=>daout<= sec1; when"010"=>daout<= min0; when"011"=>daout<= min1; when"100"

26、;=>daout<=h0; when others =>daout<=h1; end case; end process;end fun;圖6 掃描模塊仿真波形5.6顯示模塊程序library ieee;use ieee.std_logic_1164.all;entity DISPLAY is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0);end DISPLAY;architecture disp_are of DISPLAY isbegin process(d) b

27、egincase d is when"0000" =>q<="0111111" when"0001" =>q<="0000110" when"0010" =>q<="1011011" when"0011" =>q<="1001111" when"0100" =>q<="1100110" when"0101" =>

28、q<="1101101" when"0110" =>q<="1111101" when"0111" =>q<="0100111" when"1000" =>q<="1111111" when others =>q<="1101111"end case;end process; end disp_are;圖7 顯示模塊仿真波形5.7 定時(shí)鬧鐘模塊程序library ieee;use i

29、eee.std_logic_1164.all;entity ALERT isport(m1,m0,s1,s0:in std_logic_vector(3 downto 0); clk:in std_logic; q500,qlk:out std_logic);end ALERT;architecture sss_arc of ALERT is begin process(clk) begin if clk'event and clk='1' then if m1="0101" and m0="1001" and s1="

30、0101" then if s0="0001" or s0="0011" or s0="0101" or s0="0111" then q500<='1' else q500<='0' end if; end if;if m1="0101" and m0="1001" and s1="0101" and s0="1001" thenqlk<='1'elseqlk

31、<='0'end if;end if;end process;end sss_arc;圖8 定時(shí)鬧鐘模塊仿真波形5.8 頂層文件（原理圖輸入）166. 結(jié) 語畢業(yè)設(shè)計(jì)，也許是我大學(xué)生涯交上的最后一個(gè)作業(yè)了。想借次機(jī)會(huì)感謝三年以來給我?guī)椭乃欣蠋?、同學(xué)，你們的友誼是我人生的財(cái)富，是我生命中不可或缺的一部分。感謝老師對(duì)我的教育培養(yǎng)，你們細(xì)心指導(dǎo)我的學(xué)習(xí)，在此，我要向諸位老師深深地鞠上一躬。畢業(yè)論文的撰寫過程是對(duì)所學(xué)的電子技術(shù)基本理論知識(shí)的綜合運(yùn)用，對(duì)三年專業(yè)知識(shí)的一次綜合應(yīng)用、擴(kuò)充和深化，也是對(duì)我們理論運(yùn)用于實(shí)際設(shè)計(jì)的一次鍛煉。通過畢業(yè)論文的撰寫過程，我不僅溫習(xí)了以前在課堂

32、上學(xué)習(xí)的專業(yè)知識(shí)，同時(shí)我也得到了老師和同學(xué)的幫助，學(xué)習(xí)和體會(huì)到了電子技術(shù)的基本技能和思想。從開始接到論文題目到電路圖的設(shè)計(jì)，再到論文文章的完成，每走一步對(duì)我來說都是新的嘗試與挑戰(zhàn)。在這段時(shí)間里，我學(xué)到了很多知識(shí)也有很多感受。當(dāng)然在做的過程中也遇到過很多的麻煩，一些沒有接觸過的元件，它們的封裝需要自己去書籍、網(wǎng)上搜索，在更新的時(shí)候會(huì)有一些錯(cuò)誤，自己很難改正，只得求助老師，最后得以解決。這次畢業(yè)設(shè)計(jì)使我開始了自主的學(xué)習(xí)和試驗(yàn)，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來，每一次改進(jìn)都是我學(xué)習(xí)的收獲，每一次的成功都會(huì)讓我興奮好一段時(shí)間。此次設(shè)計(jì)過程中，各種系統(tǒng)的適用條件，各種程序的選用標(biāo)準(zhǔn)，各種元件的安裝方式，我都是隨著設(shè)計(jì)的不斷深入而不斷熟悉并學(xué)會(huì)應(yīng)用的。和老師的溝通交流更使我對(duì)設(shè)計(jì)有了新的認(rèn)識(shí)也對(duì)自己提出了新的要求。課題設(shè)計(jì)過程中我不怕失敗，在失敗中總結(jié)經(jīng)驗(yàn)，為成功積累素材；學(xué)著自我超越，敢于嘗試，在嘗試中進(jìn)步，這對(duì)我能力的提高大有好處。設(shè)計(jì)中有太多的不懂和陌生，但是我會(huì)多看、