第13章 電子系統(tǒng)設(shè)計實踐課件

1、EDA 技術(shù)實用教程技術(shù)實用教程第第 13 13 章章 電子系統(tǒng)設(shè)計實踐電子系統(tǒng)設(shè)計實踐 13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計在此完成的設(shè)計項目可達(dá)到的指標(biāo)為：在此完成的設(shè)計項目可達(dá)到的指標(biāo)為：（1）具有時、分、秒顯示。）具有時、分、秒顯示。（2）具有校時功能）具有校時功能 。電路結(jié)構(gòu)圖電路結(jié)構(gòu)圖13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計60進(jìn)制計數(shù)器60進(jìn)制計數(shù)器24進(jìn)制計數(shù)器控制器使能使能hCLK校時使能mCLKsCLKclk(1Hz)sel走時/校表start校表啟動set時/分/秒時計數(shù)輸出分計數(shù)輸出秒計數(shù)輸出VCCEN13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計60進(jìn)制計數(shù)器電路結(jié)構(gòu)圖

2、進(jìn)制計數(shù)器電路結(jié)構(gòu)圖6進(jìn)制計數(shù)器10進(jìn)制計數(shù)器60清零sCLKEN1EN2計數(shù)輸出高4位計數(shù)輸出低4位進(jìn)位輸出13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計2進(jìn)制計數(shù)器10進(jìn)制計數(shù)器24清零hCLKEN1EN2計數(shù)輸出高4位計數(shù)輸出低4位24進(jìn)制計數(shù)器電路結(jié)構(gòu)圖進(jìn)制計數(shù)器電路結(jié)構(gòu)圖13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計控制器電路結(jié)構(gòu)圖控制器電路結(jié)構(gòu)圖clk(1Hz)sel走時/校表start校表啟動set時/分/秒3進(jìn)制計數(shù)器/譯碼器h hC CL LK K校校秒秒顯顯示示m mC CL LK K校校分分顯顯示示s sC CL LK K校校時時顯顯示示R010101S SE ET TE EN N1

3、3.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY cont60 IS PORT(en1,en2,clk:IN STD_LOGIC; q:out STD_LOGIC_vector(7 downto 0); co:out STD_LOGIC);END cont60;6060進(jìn)制計數(shù)器設(shè)計進(jìn)制計數(shù)器設(shè)計13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計ARCHITECTURE art OF cont60 ISsignal en:STD_LOGIC;BEGIN en

4、=en1 or en2; process(en,clk) variable ql,qh:std_logic_vector(3 downto 0); BEGIN if(clk=1 and clkevent)then if(en=1)then if(qh=0101 and ql=1001)then ql:=0000;qh:=0000; else if(ql=1001) then ql:=0000;-低位清零低位清零 13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計 qh:=qh+1;-高位加高位加1 else ql:=ql+1;-低位加低位加1 end if; end if; end if; if(qh=

5、0101 and ql=1001)then co=1;-產(chǎn)生進(jìn)位產(chǎn)生進(jìn)位 else co=0; end if; end if; q=qh&ql;end process;end art;13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY cont24 IS PORT(en1,en2,hclk:IN STD_LOGIC; q:out STD_LOGIC_vector(7 downto 0);END cont24;2424進(jìn)制計數(shù)器設(shè)計進(jìn)制計數(shù)器設(shè)計13

6、.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計ARCHITECTURE art OF cont24 ISsignal en:STD_LOGIC;BEGIN en=en1 or en2; process(en,clk) variable ql,qh:std_logic_vector(3 downto 0); BEGIN if(clk=1 and clkevent)then if(en=1)then if(qh=0010 and ql=0011)then ql:=0000;qh:=0000; else if(ql=1001) then ql:=0000;-低位清零低位清零13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘

7、設(shè)計 qh:=qh+1;-高位加高位加1 else ql:=ql+1;-低位加低位加1 end if; end if; end if; if(qh=0010 and ql=0011)then co=1;-產(chǎn)生進(jìn)位產(chǎn)生進(jìn)位 else co=0; end if; end if; qsy:=1;my:=0;hy:=0;when 01=sy:=0;my:=1;hy:=0;when 10=sy:=0;my:=0;hy:=1;when others=sy:=0;my:=0;hy:=0;end case; sta=start and clk; st=sta and sy; mt=sta and my; ht

8、=sta and hy; 13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計 if sel=1 then -2選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 sclk=st;mclk=mt;hclk=ht; else sclk=clk;mclk=clk;hclk=clk; end if; sdsp=st;mdsp=mt;hdsp=ht;-校時標(biāo)志顯示輸出校時標(biāo)志顯示輸出 seten=sel; end process;end art;13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計頂層設(shè)計頂層設(shè)計13.0 13.0 數(shù)字鐘設(shè)計數(shù)字鐘設(shè)計FPGA器件引腳鎖定：器件引腳鎖定：no.5Clk:2Clk:2Sel:5Sel:5（鍵（鍵1）S

9、et:6Set:6（鍵（鍵2）Start:7Start:7（鍵（鍵3）S7.0 :S7.0 :數(shù)碼管數(shù)碼管1 1、2 2M7.0 :M7.0 :數(shù)碼管數(shù)碼管3 3、4 4H7.0 :H7.0 :數(shù)碼管數(shù)碼管5 5、6 613.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計 5個信號個信號 R、G、B：三基色信號：三基色信號 HS：行同步信號：行同步信號 VS：場同步信號：場同步信號 VGA工業(yè)標(biāo)準(zhǔn)要求的頻率：工業(yè)標(biāo)準(zhǔn)要求的頻率：時鐘頻率時鐘頻率(Clock frequency) ：25.175 MHz (像素輸出的頻率像素輸出的頻率)行頻行頻(Line frequency) ： 314

10、69 Hz 場頻場頻(Field frequency ) ： 59.94 Hz (每秒圖像刷新頻率每秒圖像刷新頻率) 13.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計 RGBHSTaTbTcTdTeTfTg圖像行消隱下一行圖像行消隱行同步RGBVSTaTbTcTdTeTfTg圖像場消隱下一行圖像場消隱場同步圖圖13-1 VGA行掃描、場掃描時序示意圖行掃描、場掃描時序示意圖 13.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計 表表13-1 行掃描時序要求：行掃描時序要求：(單位：像素，即輸出一個像素單位：像素，即輸出一個像素Pixel的時間間隔的時間間隔) 行同步頭行同步

11、頭 行圖像行圖像 行周期行周期對應(yīng)位置對應(yīng)位置TfTaTbTcTdTeTg時間時間(Pixels)8964086408800表表13-1 行掃描時序要求：行掃描時序要求：(單位：像素，即輸出一個像素單位：像素，即輸出一個像素Pixel的時間間隔的時間間隔) 行同步頭行同步頭 行圖像行圖像 行周期行周期對應(yīng)位置對應(yīng)位置TfTaTbTcTdTeTg時間時間(Lines)22258480852513.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計 圖圖13-2 HS和和VS的時序圖的時序圖 13.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計 圖圖13-3 例例13-7實現(xiàn)電路實現(xiàn)電

12、路 13.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計 表表13-3 顏色編碼：顏色編碼： 表表13-4彩條信號發(fā)生器彩條信號發(fā)生器3 3種顯示模式種顯示模式 顏色顏色黑黑藍(lán)藍(lán)紅紅品品綠綠青青黃黃白白R00001111G00110011B01010101 1橫彩條橫彩條1：白黃青綠品紅藍(lán)黑：白黃青綠品紅藍(lán)黑 2： 黑藍(lán)紅品綠青黃白黑藍(lán)紅品綠青黃白2豎彩條豎彩條1：白黃青綠品紅藍(lán)黑：白黃青綠品紅藍(lán)黑 2： 黑藍(lán)紅品綠青黃白黑藍(lán)紅品綠青黃白3棋盤格棋盤格1：棋盤格顯示模式：棋盤格顯示模式1 2： 棋盤格顯示模式棋盤格顯示模式213.1 VGA彩條信號顯示控制器設(shè)計彩條信號顯示控制器設(shè)計

13、【例【例13-1】LIBRARY IEEE; - VGA顯示器顯示器 彩條彩條 發(fā)生器發(fā)生器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COLOR IS PORT ( CLK, MD : IN STD_LOGIC; HS, VS, R, G, B : OUT STD_LOGIC ); - 行場同步行場同步/紅，綠，蘭紅，綠，蘭END COLOR;ARCHITECTURE behav OF COLOR IS SIGNAL HS1,VS1,FCLK,CCLK : STD_LOGIC; SIGNAL MMD :

14、 STD_LOGIC_VECTOR(1 DOWNTO 0);- 方式選擇方式選擇 SIGNAL FS : STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL CC : STD_LOGIC_VECTOR(4 DOWNTO 0); -行同步行同步/橫彩條生成橫彩條生成 SIGNAL LL : STD_LOGIC_VECTOR(8 DOWNTO 0); -場同步場同步/豎彩條生成豎彩條生成 SIGNAL GRBX : STD_LOGIC_VECTOR(3 DOWNTO 1);- X橫彩條橫彩條 SIGNAL GRBY : STD_LOGIC_VECTOR(3 DOWNTO 1

15、);- Y豎彩條豎彩條 SIGNAL GRBP : STD_LOGIC_VECTOR(3 DOWNTO 1); SIGNAL GRB : STD_LOGIC_VECTOR(3 DOWNTO 1);BEGIN （接下頁）（接下頁） GRB(2) = (GRBP(2) XOR MD) AND HS1 AND VS1; GRB(3) = (GRBP(3) XOR MD) AND HS1 AND VS1; GRB(1) = (GRBP(1) XOR MD) AND HS1 AND VS1; PROCESS( MD ) BEGIN IF MDEVENT AND MD = 0 THEN IF MMD =

16、10 THEN MMD = 00; ELSE MMD = MMD + 1; END IF; -三種模式三種模式 END IF; END PROCESS; PROCESS( MMD ) BEGIN IF MMD = 00 THEN GRBP = GRBX; - 選擇橫彩條選擇橫彩條 ELSIF MMD = 01 THEN GRBP = GRBY; - 選擇豎彩條選擇豎彩條 ELSIF MMD = 10 THEN GRBP = GRBX XOR GRBY; -產(chǎn)生棋盤格產(chǎn)生棋盤格 ELSE GRBP = 000; END IF; END PROCESS; PROCESS( CLK ) BEGIN

17、IF CLKEVENT AND CLK = 1 THEN - 13MHz 13分頻分頻 IF FS = 13 THEN FS = 0000; ELSE FS = (FS + 1); END IF; END IF; END PROCESS; FCLK = FS(3); CCLK = CC(4); PROCESS( FCLK ) BEGIN （接下頁）（接下頁） IF FCLKEVENT AND FCLK = 1 THEN IF CC = 29 THEN CC = 00000; ELSE CC = CC + 1; END IF; END IF; END PROCESS; PROCESS( CCLK

18、 ) BEGIN IF CCLKEVENT AND CCLK = 0 THEN IF LL = 481 THEN LL = 000000000; ELSE LL 23 THEN HS1 = 0; -行同步行同步 ELSE HS1 479 THEN VS1 = 0; -場同步場同步 ELSE VS1 = 1; END IF; END PROCESS; PROCESS(CC, LL) BEGIN IF CC 3 THEN GRBX = 111; - 橫彩條橫彩條 ELSIF CC 6 THEN GRBX = 110; ELSIF CC 9 THEN GRBX = 101; ELSIF CC 13

19、THEN GRBX = 100; ELSIF CC 15 THEN GRBX = 011; （接下頁）（接下頁）ELSIF CC 18 THEN GRBX = 010; ELSIF CC 21 THEN GRBX = 001; ELSE GRBX = 000; END IF; IF LL 60 THEN GRBY = 111; - 豎彩條豎彩條 ELSIF LL 130 THEN GRBY = 110; ELSIF LL 180 THEN GRBY = 101; ELSIF LL 240 THEN GRBY = 100; ELSIF LL 300 THEN GRBY = 011; ELSIF

20、LL 360 THEN GRBY = 010; ELSIF LL 420 THEN GRBY = 001; ELSE GRBY = 000; END IF; END PROCESS; HS = HS1 ; VS = VS1 ;R = GRB(2) ;G = GRB(3) ; B = GRB(1);END behav; 13.2 VGA圖象顯示控制器設(shè)計圖象顯示控制器設(shè)計 EEPROM或FlashROMDATA8ADDROE、CEVGAR、G、BHS、VSVGAROMCVGA時序控制時鐘二分頻ROM讀取控制模式控制CLK50MHz時鐘MODF圖圖13-4 VGA圖像控制器框圖圖像控制器框圖 【例

21、【例13-2】LIBRARY ieee; -圖象顯示頂層程序圖象顯示頂層程序USE ieee.std_logic_1164.all; ENTITY img IS port( clk50MHz : IN STD_LOGIC; hs,vs,r, g, b : OUT STD_LOGIC );END img;ARCHITECTURE modelstru OF img IS component vga640480 -VGA顯示控制模塊顯示控制模塊PORT(clk : IN STD_LOGIC; rgbin : IN STD_LOGIC_VECTOR(2 downto 0); hs, vs, r, g,

22、 b : OUT STD_LOGIC; hcntout, vcntout : OUT STD_LOGIC_VECTOR(9 downto 0);end component;component imgrom -圖象數(shù)據(jù)圖象數(shù)據(jù)ROM，數(shù)據(jù)線，數(shù)據(jù)線3位；地址線位；地址線13位位PORT(inclock : IN STD_LOGIC; address : IN STD_LOGIC_VECTOR(11 downto 0); q : OUT STD_LOGIC_VECTOR(2 downto 0);end component;signal rgb : STD_LOGIC_VECTOR(2 downto

23、 0);signal clk25MHz : std_logic;signal romaddr : STD_LOGIC_VECTOR(11 downto 0);signal hpos, vpos: std_logic_vector(9 downto 0);BEGIN romaddr = vpos(5 downto 0) & hpos(5 downto 0);process(clk50MHz) beginif clk50MHzevent and clk50MHz = 1 then clk25MHz clk25MHz, rgbin = rgb, hs = hs, vs = vs, r = r, g

24、= g, b = b, hcntout = hpos, vcntout = vpos);i_rom : imgrom PORT MAP(inclock = clk25MHz, address = romaddr, q = rgb);END； 【例【例13-3】LIBRARY IEEEuse IEEE.std_logic_1164.all;useIEEE.STD_LOGIC_UNSIGNED.ALL;entity vga640480 isport (clk: in STD_LOGIC;hs,vs,r,g,b : out STD_LOGIC;rgbin: in std_logic_vector(2

25、 downto 0);hcntout,vcntout: out std_logic_vector(9 downto 0);end vga640480;architecture ONE of vga640480 issignal hcnt, vcnt: std_logic_vector(9 downto 0);beginhcntout = hcnt; vcntout = vcnt;process(clk) beginif (rising_edge(clk) thenif(hcnt 800) thenhcnt = hcnt + 1;else hcnt 0); end if;end if;end p

26、rocess;process(clk) beginif (rising_edge(clk) thenif (hcnt = 640+8 ) thenif(vcnt 525) thenvcnt = vcnt + 1; else vcnt 0);end if; （接下頁）（接下頁） end if; end if;end process;process(clk) beginif (rising_edge(clk) thenif(hcnt=640+8+8) and (hcnt640+8+8+96 ) then hs=0;else hs = 480+8+2) and (vcnt480+8+2+2) the

27、n vs = 0;else vs=1; end if;end process;process(clk) beginif (rising_edge(clk) thenif (hcnt640 and vcnt480) thenr=rgbin(2); g=rgbin(1); b=rgbin(0);else r=0; g=0; b=0; end if;end if;end process;end ONE;13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 1 1、步進(jìn)電機(jī)細(xì)分驅(qū)動原理、步進(jìn)電機(jī)細(xì)分驅(qū)動原理 2 2、步距細(xì)分的系統(tǒng)構(gòu)成、步距細(xì)分的系統(tǒng)構(gòu)成 圖圖13-5 四相步進(jìn)電機(jī)四相步進(jìn)電機(jī)8細(xì)分電流

28、波形細(xì)分電流波形 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 2 2、步距細(xì)分的系統(tǒng)構(gòu)成、步距細(xì)分的系統(tǒng)構(gòu)成 圖圖13-6 步進(jìn)電機(jī)細(xì)分驅(qū)動電路結(jié)構(gòu)圖步進(jìn)電機(jī)細(xì)分驅(qū)動電路結(jié)構(gòu)圖 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 2 2、步距細(xì)分的系統(tǒng)構(gòu)成、步距細(xì)分的系統(tǒng)構(gòu)成 圖圖13-7 步進(jìn)電機(jī)步進(jìn)電機(jī)PWM細(xì)分控制控制電路圖細(xì)分控制控制電路圖 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 2 2、步距細(xì)分的系統(tǒng)構(gòu)成、步距細(xì)分的系統(tǒng)構(gòu)成 圖圖13-8 圖圖13-7中的中的cmp3模塊模塊 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 2 2、步距細(xì)分的系統(tǒng)構(gòu)成、步距細(xì)分

29、的系統(tǒng)構(gòu)成 圖圖13-9 PWM波形波形ROM存儲器存儲器 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 3 3、細(xì)分電流信號的實現(xiàn)、細(xì)分電流信號的實現(xiàn) 4 4、細(xì)分驅(qū)動性能的改善、細(xì)分驅(qū)動性能的改善 5 5、細(xì)工作時序分析、細(xì)工作時序分析 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 圖圖13-10 步進(jìn)電機(jī)步進(jìn)電機(jī)PWM仿真波形圖（注意，圖中仿真波形圖（注意，圖中clk與與clk5交換）交換） 13.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 圖圖13-11 展開后的步進(jìn)電機(jī)展開后的步進(jìn)電機(jī)PWM仿真波形圖（注意，圖中仿真波形圖（注意，圖中clk與與clk5交換）交換） 13

30、.3 步進(jìn)電機(jī)細(xì)分驅(qū)動控制步進(jìn)電機(jī)細(xì)分驅(qū)動控制 6 6、硬件驗證、硬件驗證 【例【例13-4】-元件元件CNT8LIBRARY IEEE; - 8進(jìn)制計數(shù)器進(jìn)制計數(shù)器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 IS PORT ( CLK : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT8;ARCHITECTURE behav OF CNT8 IS SIGNAL CQI : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN CQI = CQI + 1; END IF; END PROCESS; CQ D D D D NULL ; END CASE ; END PROCESS ; PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN CQ = A; END IF; END PROCESS;END ; 13.