電競作品數(shù)字幅頻均衡放大器

1、中文摘要本設(shè)計是根據(jù)競賽f題的要求而設(shè)計的。系統(tǒng)主要由前置小信號放大及濾波電路、帶阻網(wǎng)絡(luò)、a/d轉(zhuǎn)換器、基于fpga的數(shù)字補償濾波器和均衡濾波網(wǎng)絡(luò)、d/a轉(zhuǎn)換器以及低頻功率放大器等六個功能模塊組成。前置放大電路由三級組成，前兩級用于提供信號增益,同時將信號放大到開關(guān)電容濾波器所要求的范圍，第三級實現(xiàn)隔離和阻抗變換。帶阻濾波器根據(jù)題中提供的參考電路設(shè)計，對圖中的電路參數(shù)進行了精細地調(diào)整，使其陷波中心頻率嚴格設(shè)計在10khz左右。a/d轉(zhuǎn)換采用12位高速a/d轉(zhuǎn)換器設(shè)計，兼顧數(shù)字信號處理的精度和采樣速率的需求。數(shù)字補償濾波器采用41階fir設(shè)計，用于補償帶阻網(wǎng)絡(luò)吸收的10khz左右的信號頻率。均衡

2、濾波器采用32階fir設(shè)計，由獨立的低通、帶通和高通濾波網(wǎng)絡(luò)組成，分別用于對低頻、中頻和高頻信號進行均衡控制。fir濾波器采用verilog hdl描述，在quartus ii環(huán)境下綜合實現(xiàn)。d/a轉(zhuǎn)換器采用12位d/a，與a/d轉(zhuǎn)換器相匹配。功率放大電路采用常用的甲乙類功率放大電路設(shè)計，末級功放管采用mosfet，最大不失真輸出功率可達11.5w。在設(shè)計過程中，各單元電路都進行測試，測試數(shù)據(jù)在正文中給出。報告正文一 設(shè)計任務(wù)設(shè)計并制作一個數(shù)字幅頻均衡功率放大器，包括前置放大、帶阻網(wǎng)絡(luò)、數(shù)字幅頻均衡和低頻功率放大電路。要求：1）小信號前置電壓放大倍數(shù)不小于400倍，-1db通頻帶為20hz20

3、khz，輸出電阻為600w；2）制作帶阻網(wǎng)絡(luò)對前置放大電路輸出信號進行濾波，要求最大衰減10db；3）制作數(shù)字幅頻均衡電路，對帶阻網(wǎng)絡(luò)輸出的20hz20khz信號進行幅頻均衡；4）制作功率放大電路，對數(shù)字均衡后的輸出信號進行功率放大，輸出功率10w，-3db通頻帶為20hz20khz，功率放大電路的效率60，要求末級功放管采用分立的大功率mos晶體管。二 設(shè)計方案方案一：基于arm的數(shù)字幅頻均衡設(shè)計。該方案中，通過對輸入信號進行前置放大和帶阻衰減等環(huán)節(jié)處理后，通過a/d轉(zhuǎn)換電路得到數(shù)字信號。然后在arm芯片中通過軟件編程實現(xiàn)數(shù)字均衡器的功能及對其的相關(guān)控制。最后送至后面的功放處理。方案二：基于

4、fpga的設(shè)計。該方案的前端信號處理與方案一相同，在a/d轉(zhuǎn)換電路將信號轉(zhuǎn)換為數(shù)字量后，送入fpga芯片中，用hdl編寫硬件模塊來實現(xiàn)數(shù)字幅頻均衡。通過分析比較上述兩種方案，本設(shè)計采用方案二，因為在fpga芯片中采用硬件實現(xiàn)具有實時性強的特點，此外，還可利用fpga強大的邏輯單元進行系統(tǒng)功能的完善和擴展。三 系統(tǒng)設(shè)計對方案二作進一步分析和討論，并在實驗的基礎(chǔ)下，我們得出了如下的系統(tǒng)級實現(xiàn)流程圖（如圖1所示）： 圖1 系統(tǒng)流程圖由上圖可知，輸入信號先經(jīng)過第一級放大，接著進入開關(guān)電容濾波器，得到在音頻范圍內(nèi)頻帶平坦的波形，再把該波形信號送到第二級放大至放大倍數(shù)為485倍。經(jīng)前置放大的信號送入帶阻網(wǎng)

5、絡(luò)進行衰減后，通過a/d轉(zhuǎn)換送給fpga芯片內(nèi)的補償和數(shù)字均衡電路處理。完畢后，通過d/a轉(zhuǎn)換把處理后的信號送到功率放大做最后的調(diào)整。四 單元電路設(shè)計 1. 前置放大電路本設(shè)計中前置放大電路（如圖2所示）由四部分組成：第一級放大電路、開關(guān)電容濾波器、第二級放大電路和阻抗匹配網(wǎng)絡(luò)。由于輸入信號vin是有效值10mv微弱小信號，先通過一個t網(wǎng)絡(luò)接入運放ne5532進行一級放大，然后將放大后的信號通過由max293構(gòu)成的低通濾波器，clk接2.5mhz的時鐘信號，使其在2020000hz范圍內(nèi)頻帶波動較小。再把信號輸入到由ne5532構(gòu)成的二級放大電路，調(diào)節(jié)反饋電阻，使得vin經(jīng)兩級放大后的放大倍數(shù)

6、400倍。最后把信號引入由ne5532構(gòu)成的電壓跟隨器及其后的電阻網(wǎng)絡(luò)使前置放大電路輸出電阻ro=600w。 圖2 第一級小信號放大及濾波電路2. 帶阻網(wǎng)絡(luò)帶阻濾波器根據(jù)題中提供的參考電路設(shè)計，對圖中的電路參數(shù)進行了精細地調(diào)整，使其陷波中心頻率嚴格設(shè)計在10khz左右。通過實驗與理論計算相結(jié)合的方法得出了滿足要求的帶組網(wǎng)絡(luò)，如圖3所示（圖3為實驗結(jié)果的計算值，因需用鋁電解電容，故都用電解電容符號）。 圖3 帶阻衰減網(wǎng)絡(luò)3. ad和da轉(zhuǎn)換電路在把經(jīng)過前置放大電路和帶阻網(wǎng)絡(luò)衰減的信號送入在fpga芯片內(nèi)的數(shù)字幅頻均衡電路處理前，先要通過a/d轉(zhuǎn)換電路將其轉(zhuǎn)換成數(shù)字信號。本設(shè)計中a/d轉(zhuǎn)換選用12

7、位a/d轉(zhuǎn)換器ads2807，因為它具有高精度，速度快等優(yōu)點。由于ads2807是正負輸入，需要信號變換電路進行調(diào)整（如圖4所示）。待數(shù)字幅頻均衡電路對信號處理完畢后，通過由ad2902構(gòu)成的d/a轉(zhuǎn)換電路將其輸出，供后續(xù)電路處理。ad2902是12位的d/a轉(zhuǎn)換器，與ads2807配套使用，與其他器件共同構(gòu)成a/d和d/a轉(zhuǎn)換電路（見附錄2）。 圖4 信號變換電路4. 功率放大電路 該功率放大電路用于將均衡器輸出的信號進行放大，由前置放大、推動級及末級功率放大三部分構(gòu)成。前置放大用低噪聲運放ne5532構(gòu)成，推動級采用互補的中功率管c2275和a985組成的甲乙類推挽式放大電路。最后信號通過

8、大功率管irf9540和irf540構(gòu)成的末級功率放大電路（原理詳見附錄c）。5. fpga設(shè)計 數(shù)字信號處理部分主要是基于fpga采用fir濾波器設(shè)計補償電路和數(shù)字幅頻均衡電路，設(shè)計設(shè)計原理如圖5所示。 圖5 fpga設(shè)計流程圖fir濾波器是由移位寄存器、加法器和乘法器構(gòu)成。設(shè)計方法是在matlab環(huán)境下采用濾波器設(shè)計工具箱（fda tools）設(shè)計選擇需要的濾波器類型，并設(shè)置相關(guān)參數(shù)，然后根據(jù)生成的濾波器系數(shù)整數(shù)化后作為濾波系數(shù)，用 verilog hdl語言設(shè)計，并在quartus ii軟件下綜合實現(xiàn)。 5.1 補償網(wǎng)絡(luò) 補償網(wǎng)絡(luò)用于補償帶阻網(wǎng)絡(luò)造成的10khz頻率附近的信號損失。根據(jù)對

9、帶阻網(wǎng)絡(luò)特性的測量，設(shè)計相應(yīng)的帶通濾波器彌補信號損失。設(shè)計中采用42階fir濾濾器實現(xiàn)，設(shè)計參數(shù)為fs1=4khz、fc1=8khz、fs1=12khz、fc1=16khz。為了實現(xiàn)信號幅度的平穩(wěn)，設(shè)計了一個延遲直通模塊，對經(jīng)過帶通濾波器損失的信號進行補償。延遲直通模塊主要由移位寄存器和衰減電路組成，以便達到與處理后的信號保持同步。由于帶阻濾波器的輸出信號有一定的衰減，所以將直通模塊的信號也進行了一定的衰減，使其與濾波器輸出信號在同一幅度級，以便將其兩個進行疊加來對濾波器輸出信號的低頻和高頻端進行補償。 5.2 幅頻均衡器設(shè)計 本設(shè)計采用的是低、中、高三段數(shù)字幅頻均衡器。低頻均衡器采用截止頻率

10、為3k的低通濾波器，中頻均衡器起始頻率為3k，截止頻率為7k的帶通濾波器，高頻均衡器采用起始頻率為7k的高通濾波器，三段加權(quán)相加幅頻均衡。經(jīng)過反復(fù)的測試和驗證，當數(shù)字濾波器的采樣頻率為200k的時候均衡效果最佳。五 設(shè)計測試 1. 前置放大電路性能測試測試方法：接入輸入信號vin，在前置放大級末的測試端子處用40mhz的雙綜示波器進行放大性能的測量。測試環(huán)境：vcc=5v，輸入信號vin5mv測試結(jié)果： 表1前置放大電路測試結(jié)果測試頻點(hz)102050100200500100020005000輸出電壓(v)4.66.57.17.27.27.27.27.27.1測試頻點(hz)8000100

11、0012000140001600017000180001900020000輸出電壓(v)7.057.057.057776.86.96.22. 帶阻網(wǎng)絡(luò)性能測試測試方法：將帶組網(wǎng)絡(luò)獨立，送入輸入信號，在帶阻網(wǎng)絡(luò)后的測試端子處用掃頻儀進行測量。測試環(huán)境：vcc=5v，輸入信號v測試結(jié)果：表2帶阻濾波器性能測試結(jié)果測試頻點(khz)1356788.599.5輸出電壓(v)5.75.04.23.52.82.32.31.81.7測試頻點(khz)9.81010.210.51111.5121314輸出電壓(v)1.71.611.711.92.12.22.32.83.0測試頻點(khz)1516171819

12、20輸出電壓(v)3.33.63.84.04.24.43 功率放大電路性能測試測試條件：輸入信號vin有效值為5mv,負載電阻r=8w測試結(jié)果：表3功率放大器性能測試結(jié)果測試頻點(hz)102050100200500100020005000輸出電壓(v)58162427272727測試頻點(hz)80001000012000140001600017000180001900020000輸出電壓(mv)272624.524222221.52120.5六、總結(jié) 在本次設(shè)計中，我們深切體會到團體合作的重要性，在非常有限的時間內(nèi)要完成系統(tǒng)設(shè)計和調(diào)試，必須進行嚴格的分工又要相互協(xié)作。 在系統(tǒng)的設(shè)計和實現(xiàn)過

13、程中，對題目的分析是至關(guān)重要的。經(jīng)過分析和討論，我們明確了整個系統(tǒng)的設(shè)計要求和相關(guān)性能指標，將其分成三個模塊，即前段小信號放大與衰減，fpga實現(xiàn)均衡和末端的功率放大。在各個模塊的設(shè)計中，出現(xiàn)了各種不同的問題，比如，前端的帶阻網(wǎng)絡(luò)，看似簡單的電路要達到設(shè)計要求卻不是那么簡單，經(jīng)過反復(fù)的參數(shù)計算和調(diào)整，最后終于達到了設(shè)計要求，但是卻和后端電路不匹配，無法在系統(tǒng)中正常工作，在加了匹配網(wǎng)絡(luò)后有了明顯的改善但不是很好，之后通過不斷調(diào)整和測試，終于達到了設(shè)計的要求。此次設(shè)計讓我們深刻的明白了，系統(tǒng)設(shè)計中各個模塊的實現(xiàn)是基礎(chǔ)，整體組裝調(diào)試更是重中之重。在設(shè)計各個模塊時要為與前、后端電路的匹配做好相應(yīng)的匹配

14、網(wǎng)絡(luò)，以便于調(diào)整。 附錄a fir濾波器verilog hdl源代碼 module fir42_t1(clk,reset,data_in,data_out);input clk,reset;input signed12:0 data_in; /input_data is 10bitoutput 11:0 data_out;/output_data is 12bitreg 11:0 data_out;parameter signed10:0 tap0 = -4,tap1 =-4,tap2 = -3,tap3 = -2,tap4 = 0,tap5 =0,tap6 =0,tap7 =-5,tap8

15、=-18,tap9 =-39,tap10 =-65,tap11 =-93,tap12 =-115,tap13 = -122,tap14 =-107,tap15 = -66,tap16 = 0,tap17 =83,tap18 =171,tap19 =250,tap20 =304,tap21 =323;reg signed12:0 d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,d10,d11,d12,d13,d14,d15,d16, d17,d18,d19,d20,d21,d22,d23,d24,d25,d26,d27,d28,d29,d30,d31,d32,d33,d34,d35,

16、 d36,d37,d38,d39,d40,d41,d42;wire signed13:0 add_00,add_01,add_02,add_03,add_04,add_05,add_06,add_07,add_08, add_09,add_10,add_11,add_12,add_13,add_14,add_15,add_16,add_17, add_18,add_19,add_20,add_21;wire signed22:0 mul_00,mul_01,mul_02,mul_03,mul_04,mul_05,mul_06,mul_07,mul_08,mul_09, mul_10,mul_1

17、1,mul_12,mul_13,mul_14,mul_15,mul_16,mul_17,mul_18,mul_19, mul_20,mul_21;wire signed28:0 data;assign add_00=d0+d42;assign add_01=d1+d41;assign add_02=d2+d40;assign add_03=d3+d39;assign add_04=d4+d38;assign add_05=d5+d37;assign add_06=d6+d36;assign add_07=d7+d35;assign add_08=d8+d34;assign add_09=d9+

18、d33;assign add_10=d10+d32;assign add_11=d11+d31;assign add_12=d12+d30;assign add_13=d13+d29;assign add_14=d14+d28;assign add_15=d15+d27;assign add_16=d16+d26;assign add_17=d17+d25;assign add_18=d18+d24;assign add_19=d19+d23;assign add_20=d20+d22;assign add_21=d21;assign mul_00=tap0*add_00;assign mul

19、_01=tap1*add_01; assign mul_02=tap2*add_02;assign mul_03=tap3*add_03;assign mul_04=tap4*add_04;assign mul_05=tap5*add_05;assign mul_06=tap6*add_06;assign mul_07=tap7*add_07;assign mul_08=tap8*add_08;assign mul_09=tap9*add_09;assign mul_10=tap10*add_10;assign mul_11=tap11*add_11;assign mul_12=tap12*a

20、dd_12;assign mul_13=tap13*add_13;assign mul_14=tap14*add_14;assign mul_15=tap15*add_15;assign mul_16=tap16*add_16;assign mul_17=tap17*add_17;assign mul_18=tap18*add_18;assign mul_19=tap19*add_19;assign mul_20=tap20*add_20;assign mul_21=tap21*add_21;assign data=mul_00+mul_01+mul_02+mul_03+mul_04+mul_05+mul_06+mul_07+ mul_08+mul_09+mul_10+mul_11+mul_12+mul_13+mul_14+mul_15+ mul_16+mul_17+mul_18+mul_19+mul_20+mul_21;always (posedge clk)beginif(reset=1b0)begind0=9d0;d1=9d0;d2=9d0;d3=9d0;d4=9d0;d5=9d0;d6=9d0;d7=9d0;d8=9d0;d9=9d0;d10=9d0;d11=9d0;d12=9d0;d13=9d0;d14=9d0;d15=9d0;d16=9d0;d