面試題集(含答案_很全)

1、（DSP，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導(dǎo)體）1、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。(1) 什么是 Setup和 Hold 時間？答：Setup/Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間(Setup Time)是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)能夠保持穩(wěn) 定不變的時間。輸入數(shù)據(jù)信號應(yīng)提前時鐘上升沿(如上升沿有效)T 時間到達(dá)芯片，這個T就是建立時間通常所說的 SetupTime。如不滿足 Setup Time，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿到來時，數(shù)據(jù)才能被打入 觸發(fā)器。保持時間(Hold Time)是

2、指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時間。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。(2) 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？答：在組合邏輯電路中，由于門電路的輸入信號經(jīng)過的通路不盡相同，所產(chǎn)生的延時也就會不同，從而導(dǎo)致到達(dá)該門的時間不一致，我們把這種現(xiàn)象叫做競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消 去項(xiàng)，二是在芯片外部加電容。(3) 請畫出用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路答：把 D 觸發(fā)器的輸出端加非門接到 D 端即可，如下圖所示：(4) 什么

3、是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 答：線與邏輯是兩個或多個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 OC 門來實(shí)現(xiàn)(漏極或者集電極開路)，為了防止因灌電流過大而燒壞 OC 門,應(yīng)在 OC 門輸出端接一上拉電阻(線或則是下拉電阻)。(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？答：同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系.電路設(shè)計可分類為同步電路設(shè)計和異步電路設(shè)計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的 “開始”和“完成”信號使之同步。異步電路具有下列優(yōu)點(diǎn)：無時鐘歪斜問題

4、、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。(7) 你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？答：常用的電平標(biāo)準(zhǔn)，低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。一般說來，CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時候負(fù)載效應(yīng)可能 引起電路工作不正常，因?yàn)橛行?TTL 電路需要下一級的輸入阻抗作為負(fù)載才能 正常工作。(

5、6) 請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、鎖存器/緩沖器)典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下：2、你所知道的可編程邏輯器件有哪些？答：ROM(只讀存儲器)、PLA(可編程邏輯陣列)、FPLA(現(xiàn)場可編程邏輯陣列)、PAL(可編程陣列邏輯)GAL(通用陣列邏輯)，EPLD(可擦除的可編程邏輯器件)、 FPGA(現(xiàn)場可編程門陣列)、CPLD(復(fù)雜可編程邏輯器件)等 ，其中 ROM、FPLA、 PAL、GAL、EPLD 是出現(xiàn)較早的可編程邏輯器件，而 FPGA 和 CPLD 是當(dāng)今最 流行的兩類可編程邏輯器件。FPGA 是基于查找表結(jié)構(gòu)的，而 CPLD

6、是基于乘積 項(xiàng)結(jié)構(gòu)的。3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯4、請簡述用 EDA 軟件(如 PROTEL)進(jìn)行設(shè)計(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個過程，在各環(huán)節(jié)應(yīng)注意哪些問題？答：完成一個電子電路設(shè)計方案的整個過程大致可分：(1)原理圖設(shè)計 (2)PCB 設(shè)計 (3)投板 (4)元器件焊接(5)模塊化調(diào)試 (6)整機(jī)調(diào)試。注意問題如下：(1)原理圖設(shè)計階段 注意適當(dāng)加入旁路電容與去耦電容；注意適當(dāng)加入測試點(diǎn)和 0 歐電阻以方便調(diào)試時測試用；注意適當(dāng)加入 0 歐電阻、電感和磁珠以實(shí)現(xiàn)抗干擾和阻抗匹配；(2)PCB 設(shè)計階段自己設(shè)計的元器件封裝要特別

7、注意以防止板打出來后元器件無法焊接；FM 部分走線要盡量短而粗，電源和地線也要盡可能粗；旁路電容、晶振要盡量靠近芯片對應(yīng)管腳；注意美觀與使用方便；(3)投板說明自己需要的工藝以及對制板的要求；(4)元器件焊接防止出現(xiàn)芯片焊錯位置，管腳不對應(yīng)；防止出現(xiàn)虛焊、漏焊、搭焊等；(5)模塊化調(diào)試先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊；上電時動作要迅速，發(fā)現(xiàn)不會出現(xiàn)短路時在徹底接通電源；調(diào)試一個模塊時適當(dāng)隔離其它模塊；各模塊的技術(shù)指標(biāo)一定要大于客戶的要求；(6)整機(jī)調(diào)試如提高靈敏度等問題5、基爾霍夫定理KCL：電路中的任意節(jié)點(diǎn)，任意時刻流入該節(jié)點(diǎn)的電流等于流出該節(jié)點(diǎn)的電流（KVL同理）6、描

8、述反饋電路的概念，列舉他們的應(yīng)用反饋是將放大器輸出信號(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號進(jìn)行比較(相加或相減)，并用比較所得的有效輸入信號去控制輸出，負(fù)反饋可以用來穩(wěn)定輸出信號或者增益，也可以擴(kuò)展通頻帶，特別適合于自動控制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。 7、負(fù)反饋種類及其優(yōu)點(diǎn)電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴(kuò)展，放大器的通頻帶，自動調(diào)節(jié)作用8、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法頻率補(bǔ)償是為了改變頻率特性，減小時鐘和相位差，使輸入輸出頻

9、率同步相位補(bǔ)償通常是改善穩(wěn)定裕度，相位補(bǔ)償與頻率補(bǔ)償?shù)哪繕?biāo)有時是矛盾的不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的，如果輸入信號不是單一頻率，就會造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真放大電路中頻率補(bǔ)償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，而是克服由于引入負(fù)反饋而可能出 現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路中，由于晶體管結(jié)電容的存在常常會使放大電路頻率響應(yīng)的高頻段不理想，為了解決這一問題，常用的方法就是在電路中引入負(fù)反饋。然后，負(fù)反饋的引入又引入了新的問題，那就是負(fù)反饋電路會出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對放大電路

10、進(jìn)行頻率補(bǔ)償。頻率補(bǔ)償?shù)姆椒梢苑譃槌把a(bǔ)償和滯后補(bǔ)償，主要是通過接入一些阻容元件來改變放大電路的開環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)9、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件 R、L 和 C 組成；有源濾波器：集成運(yùn)放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。 集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源 濾波電路的工作頻率難以做得很高。10、名詞解釋：SRAM、SSRAM、SDRAM、壓控振蕩器 (VCO) SRAM：靜態(tài) RAM；DRAM：動態(tài)

11、RAM；SSRAM：Synchronous Static Random Access Memory 同步靜態(tài)隨機(jī)訪問存儲器，它的一種類型的SRAM。 SSRAM 的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信 號均與時鐘信號相關(guān)。這一點(diǎn)與異步 SRAM 不同，異步 SRAM 的訪問獨(dú)立于時 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM 同步動態(tài)隨機(jī)存儲器。11、名詞解釋：IRQ、BIOS、USB、VHDL、SDR。(1) IRQ：中斷請求 (2)BIOS：BIOS 是英文Basic Input Output System的縮略語，直譯過來

12、后中 文名稱就是基本輸入輸出系統(tǒng)。其實(shí)，它是一組固化到計算機(jī)內(nèi)主板上一個 ROM 芯片上的程序，它保存著計算機(jī)最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置 信息、開機(jī)后自檢程序和系統(tǒng)自啟動程序。其主要功能是為計算機(jī)提供最底層的、 最直接的硬件設(shè)置和控制。(3) USB：USB，是英文 Universal Serial BUS（通用串行總線）的縮寫，而其 中文簡稱為“通串線，是一個外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和 通訊。(4) VHDL：VHDL 的英文全寫是：VHSIC（Very High Speed Integrated Circuit） Hardware Description Lan

13、guage.翻譯成中文就是超高速集成電路硬件描述語言。 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。(5) SDR：軟件無線電，一種無線電廣播通信技術(shù)，它基于軟件定義的無線 通信協(xié)議而非通過硬連線實(shí)現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過軟件 下載和更新來升級，而不用完全更換硬件。SDR 針對構(gòu)建多模式、多頻和多功 能無線通信設(shè)備的問題提供有效而安全的解決方案。12、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么 首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的 5V。接下來就是檢查復(fù)位引腳電壓 是否正常。分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值

14、，看是否正確。然后 再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波 器探頭的“X10”檔。另一個辦法是測量復(fù)位狀態(tài)下的 IO 口電平，按住復(fù)位鍵 不放，然后測量 IO 口(沒接外部上拉的 P0 口除外)的電壓，看是否是高電平，如 果不是高電平，則多半是因?yàn)榫д駴]有起振。另外還要注意的地方是，如果使用片內(nèi) ROM 的話(大部分情況下如此，現(xiàn)在 已經(jīng)很少有用外部擴(kuò) ROM 的了)，一定要將 EA 引腳拉高，否則會出現(xiàn)程序亂跑 的情況。有時用仿真器可以，而燒入片子不行，往往是因?yàn)?EA 引腳沒拉高的緣 故(當(dāng)然，晶振沒起振也是原因只一)。經(jīng)過上面幾點(diǎn)的檢查，一般即可排除故障

15、了。如果系統(tǒng)不穩(wěn)定的話，有時是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引 腳跟地引腳之間接上一個 0.1uF 的電容會有所改善。如果電源沒有濾波電容的話， 則需要再接一個更大濾波電容，例如 220uF 的。遇到系統(tǒng)不穩(wěn)定時，就可以并上 電容試試(越靠近芯片越好)。13、最基本的三極管曲線特性答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸 出特性曲線。輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓VBE 與 由它所產(chǎn)生的基極電流 I B 之間的關(guān)系。輸出特性通常是指在一定的基極電流 I B控制下，三極管的集電極與發(fā)射極之間的電壓VCE 同集電極電流 IC 的關(guān)系 圖(1)

16、 典型輸入特性曲線圖(2) 典型輸出特性曲線圖(3) 直、交流負(fù)載線，功耗線14、什么是頻率響應(yīng)，怎么才算是穩(wěn)定的頻率響應(yīng)，簡述改變頻率響應(yīng)曲線的幾個方法答：這里僅對放大電路的頻率響應(yīng)進(jìn)行說明。 在放大電路中，由于電抗元件(如電容、電感線圈等)及晶體管極間電容的存在，當(dāng)輸入信號的頻率過低或過高時，放大電路的放大倍數(shù)的數(shù)值均會降低，而且還將產(chǎn)生相位超前或之后現(xiàn)象。也就是說，放大電路的放大倍數(shù)(或者稱為增 益)和輸入信號頻率是一種函數(shù)關(guān)系，我們就把這種函數(shù)關(guān)系成為放大電路的頻 率響應(yīng)或頻率特性。放大電路的頻率響應(yīng)可以用幅頻特性曲線和相頻特性曲線來描述，如果一個 放大電路的幅頻特性曲線是一條平行于

17、x 軸的直線(或在關(guān)心的頻率范圍內(nèi)平行 于 x 軸)，而相頻特性曲線是一條通過原點(diǎn)的直線(或在關(guān)心的頻率范圍是條通過 原點(diǎn)的直線)，那么該頻率響應(yīng)就是穩(wěn)定的 改變頻率響應(yīng)的方法主要有：(1) 改變放大電路的元器件參數(shù)；(2) 引入新的 元器件來改善現(xiàn)有放大電路的頻率響應(yīng)；(3) 在原有放大電路上串聯(lián)新的放大電 路構(gòu)成多級放大電路。15、給出一個差分運(yùn)放，如何進(jìn)行相位補(bǔ)償，并畫補(bǔ)償后的波特圖答：隨著工作頻率的升高，放大器會產(chǎn)生附加相移，可能使負(fù)反饋?zhàn)兂烧答伓鹱约?。進(jìn)行相位補(bǔ)償可以消除高頻自激。相位補(bǔ)償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級，利用一小電容 C（幾十幾百微微法）構(gòu)成電壓并聯(lián)負(fù)反饋

18、電路。可以使用電容校正、RC 校正分別對相頻特性和幅頻特性進(jìn)行修改。波特圖就是在畫放大電路的頻率特性曲線時使用對數(shù)坐標(biāo)。波特圖由對數(shù)幅 頻特性和對數(shù)相頻特性兩部分組成，它們的橫軸采用對數(shù)刻度 lg f ，幅頻特性的縱軸采用 lg |Au|表示，單位為 dB；相頻特性的縱軸仍用表示。16、基本放大電路的種類及優(yōu)缺點(diǎn)，廣泛采用差分結(jié)構(gòu)的原因基本放大電路按其接法分為共基、共射、共集放大電路。 共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當(dāng)，頻率特性是三種接法中最好的電路。

19、常用于寬頻帶 放大電路。共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸 出電阻最小的電路，并具有電壓跟隨的特點(diǎn)。常用于電壓大電路的輸入級和輸 出級，在功率放大電路中也常采用射極輸出的形式。廣泛采用差分結(jié)構(gòu)的原因是差分結(jié)構(gòu)可以抑制溫度漂移現(xiàn)象。17、給出一差分電路，已知其輸出電壓 Y+和 Y-，求共模分量和差模分量設(shè)共模分量是 Yc，差模分量是 Yd，則可知其輸 Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+ - Y-)/218、畫出一個晶體管級的運(yùn)放電路,說明原理下圖(a)給出了單極性集成運(yùn)放 C14573 的電路原理圖，圖(b)為其放

20、大電路部分：圖(a) C14573 電路原理圖 圖(b) C14573 的放大電路部分圖(a)中T1，T2和T7管構(gòu)成多路電流源，為放大電路提供靜態(tài)偏置電流， 把偏置電路簡化后，就可得到圖(b)所示的放大電路部分。第一級是以 P 溝道管T3和T4為放大管、以 N 溝道管T5和T6管構(gòu)成的電 流源為有源負(fù)載，采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二 級電路從T8的柵極輸入，其輸入電阻非常大，所以使第一級具有很強(qiáng)的電壓放大能力。第二級是共源放大電路，以N溝道管T8為放大管，漏極帶有源負(fù)載，因此也具有很強(qiáng)的電壓放大能力。但其輸出電阻很大，因而帶負(fù)載能力較差。電容C起相位補(bǔ)償作用。19、

21、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，求這兩種電路輸出電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當(dāng) RCT 時，給出輸入電壓波形圖，繪制兩種電路 的輸出波形圖。答：當(dāng)輸出電壓為C上電壓時：電路的頻率響應(yīng)為從電路的頻率響應(yīng)不難看出輸出電壓加在C上的為低通濾波器，輸出電壓加在R上的為高通濾波器，RCVth，當(dāng)輸出到達(dá) VDD-Vth 時管子已經(jīng)關(guān)斷了。所以當(dāng)柵壓為VDD時，源級的最高輸出電壓只能為 VDD-Vth。這叫閾值損失。N 管的輸出要比柵壓損失一個閾值電壓。因此不宜用 N 管傳輸高電平。P 管的輸出也會比柵壓損失一個閾值。同理柵壓

22、為0時，P 管 源級的輸出電壓范圍為VDD到Vth，因此不宜用P管傳遞低電平。22、畫電流偏置的產(chǎn)生電路，并解釋。基本的偏置電流產(chǎn)生電路包括鏡像電流源、比例電流源和微電流源三種。下面以鏡像電流源電路為例進(jìn)行說明：23、畫出施密特電路，求回差電壓。答：下圖是用 CMOS 反相器構(gòu)成的施密特電路：因此回差電壓為：24、LC 正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。答：主要有兩種基本類型：電容三點(diǎn)式電路和電感三點(diǎn)式電路。下圖中(a)和(b)分別給出了其原理電路及其等效電路 (a) 電容三點(diǎn)式振蕩電路(b) 電感三點(diǎn)式振蕩電路25、DAC 和 ADC 的實(shí)現(xiàn)各有哪些方法？實(shí)現(xiàn) DAC 轉(zhuǎn)

23、換的方法有：權(quán)電阻網(wǎng)絡(luò) D/A 轉(zhuǎn)換，倒梯形網(wǎng)絡(luò) D/A 轉(zhuǎn)換， 權(quán)電流網(wǎng)絡(luò) D/A 轉(zhuǎn)換、權(quán)電容網(wǎng)絡(luò) D/A 轉(zhuǎn)換以及開關(guān)樹形 D/A 轉(zhuǎn)換等。實(shí)現(xiàn) ADC 轉(zhuǎn)換的方法有：并聯(lián)比較型 A/D 轉(zhuǎn)換，反饋比較型 A/D 轉(zhuǎn)換，雙 積分型 A/D 轉(zhuǎn)換和 V-F 變換型 A/D 轉(zhuǎn)換。26、A/D 電路組成、工作原理A/D 電路由取樣、量化和編碼三部分組成，由于模擬信號在時間上是連續(xù)信 號而數(shù)字信號在時間上是離散信號，因此 A/D 轉(zhuǎn)換的第一步就是要按照奈奎斯 特采樣定律對模擬信號進(jìn)行采樣。又由于數(shù)字信號在數(shù)值上也是不連續(xù)的，也就 是說數(shù)字信號的取值只有有限個數(shù)值，因此需要對采樣后的數(shù)據(jù)盡量量化

24、，使其 量化到有效電平上，編碼就是對量化后的數(shù)值進(jìn)行多進(jìn)制到二進(jìn)制二進(jìn)制的轉(zhuǎn)換。27、為什么一個標(biāo)準(zhǔn)的倒相器中 P 管的寬長比要比 N 管的寬長比大？ 和載流子有關(guān)，P 管是空穴導(dǎo)電，N 管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N 管的電流大于 P 管，因此要增大 P 管的寬長比，使之對稱， 這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電和放電是時間相等28、鎖相環(huán)有哪幾部分組成?鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（PLL）鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn) 輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通

25、常用于閉環(huán)跟蹤電路。 鎖相環(huán)在工作的過程中，當(dāng)輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來鎖相環(huán)通常由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）三部 分組成。鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出 信號的相位差，并將檢測出的相位差信號轉(zhuǎn)換成電壓信號輸出，該信號經(jīng)低通濾 波器濾波后形成壓控振蕩器的控制電壓，對振蕩器輸出信號的頻率實(shí)施控制。 29、用邏輯門和 COMS 電路實(shí)現(xiàn) AB+CD這里使用與非門實(shí)現(xiàn)：(a) 用邏輯門實(shí)現(xiàn)(b) 用 CMOS 電路組成的與非門圖(a)

26、給出了用與非門實(shí)現(xiàn) AB+CD，圖(b)給出了用 CMOS 電路組成的與非門，將圖(b)代入圖(a)即可得到用 CMOS 電路實(shí)現(xiàn) AB+CD 的電路。30、用一個二選一 mux 和一個 inv 實(shí)現(xiàn)異或假設(shè)輸入信號為 A、B，輸出信號為 Y=AB+AB。則用一個二選一 mux和一個 inv 實(shí)現(xiàn)異或的電路如下圖所示：31、給了 reg 的 Setup 和 Hold 時間，求中間組合邏輯的 Delay 范圍假設(shè)時鐘周期為Tclk ，reg 的 Setup 和 Hold 時間分別記為 Setup 和 Hold。 則有：32、如何解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀

27、態(tài)。當(dāng) 一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或 者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器 級聯(lián)式傳播下去。解決方法主要有：(1)降低系統(tǒng)時鐘；(2)用反應(yīng)更快的 FF；(3)引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播；(4)改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號；(5)使用工藝好、時鐘周期裕量大的器件33、集成電路前端設(shè)計流程，寫出相關(guān)的工具。 集成電路的前端設(shè)計主要是指設(shè)計 IC 過程的邏輯設(shè)計、功能仿真，而后端設(shè)計則是指設(shè)計 IC 過程中的版圖設(shè)計、制板流片。前端設(shè)計主要負(fù)

28、責(zé)邏輯實(shí)現(xiàn)，通常是使用 verilog/VHDL 之類語言，進(jìn)行行為級的描述。而后端設(shè)計，主要負(fù)責(zé)將前端的 設(shè)計變成真正的 schematic&layout，流片，量產(chǎn)。集成電路前端設(shè)計流程可以分為以下幾個步驟：(1)設(shè)計說明書；(2)行為級 描述及仿真；(3)RTL 級描述及仿真；(4)前端功能仿真。硬件語言輸入工具有 SUMMIT，VISUALHDL，MENTOR 和RENIOR 等；圖形輸入工具有: Composer(cadence)，Viewlogic (viewdraw)等；數(shù)字電路仿真工具有：Verolog：CADENCE、Verolig-XL、SYNOPSYS、VCS、MENTO

29、R、Modle-simVHDL：CADENCE、NC-vhdl、SYNOPSYS、VSS、MENTOR、Modle-sim 模擬電路仿真工具： HSpice Pspice，34、是否接觸過自動布局布線,請說出一兩種工具軟件，自動布局布線需要哪些基本元素Protel99se ORcad Allegro Pads2007 powerpcb 焊盤 阻焊層 絲印層 互聯(lián)線 注意模擬和數(shù)字分區(qū)域放置 敏感元件應(yīng)盡量避免噪聲干擾 信號完整性 電源去耦35、描述你對集成電路工藝的認(rèn)識集成電路是采用半導(dǎo)體制作工藝，在一塊較小的單晶硅片上制作上許多晶體管及電阻器、電容器等元器件，并按照多層布線或遂道布線的方法將

30、元器件組合成完整的電子電路。（一）按功能結(jié)構(gòu)分類模擬集成電路和數(shù)字集成電路（二）按制作工藝分類 厚膜集成電路和薄膜集成電路。 （三）按集成度高低分類 小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路（四）按導(dǎo)電類型不同分類 雙極型集成電路和單極型集成電路。 雙極型集成電路的制作工藝復(fù)雜，功耗較大，代表集成電路有TTL、ECL、HTL、LST-TL、STTL等類型單極型集成電路的制作工藝簡單，功耗也較低，易于制成大規(guī)模集成電路，代表集成電路有CMOS、NMOS、PMOS等類型36、列舉幾種集成電路典型工藝，工藝上常提到0.25,0.18指的是什么制造工藝：我們經(jīng)常說的0.18微米

31、、0.13微米制程，就是指制造工藝了。制造工藝直接關(guān)系到cpu的電氣性能，而0.18微米、0.13微米這個尺度就是指的是cpu核心中線路的寬度,MOS管是指柵長。37、請描述一下國內(nèi)的工藝現(xiàn)狀38、半導(dǎo)體工藝中，摻雜有哪幾種方式39、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果Latch-up 閂鎖效應(yīng)，又稱寄生PNPN效應(yīng)或可控硅整流器( SCR, Silicon Controlled Rectifier )效應(yīng)。在整體硅的CMOS管下，不同極性攙雜的區(qū)域間都會構(gòu)成P-N結(jié)，而兩個靠近的反方向的P-N結(jié)就構(gòu)成了一個雙極型的晶體三極管。因此CMOS管的下面會構(gòu)成多個三極管，這些三極管自身就

32、可能構(gòu)成一個電路。這就是MOS管的寄生三極管效應(yīng)。如果電路偶爾中出現(xiàn)了能夠使三極管開通的條件，這個寄生的電路就會極大的影響正常電路的運(yùn)作，會使原本的MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。40、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.41、什么叫窄溝效應(yīng) 當(dāng)JFET或MESFET溝道較短，q，還有 clock 的 delay， 寫出決定最大時鐘的因素，同時給出表達(dá)式T+TclkdealyTsetup+Tco+Tdelay； TholdTclkdelay+Tc

33、o+Tdelay；60、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。 靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時 序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。 它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅 可以對芯片設(shè)計進(jìn)行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化 設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗(yàn)證中。 動態(tài)時序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表 中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一

34、些路徑上可能存在的時序 問題。61、畫出 CMOS 電路的晶體管級電路圖，實(shí)現(xiàn) Y=A*B+C(D+E)此類題目都可以采用一種做法，首先將表達(dá)式全部用與非門和非門表示，然后將用 CMOS 電路實(shí)現(xiàn)的非門和與非門代入即可。非門既可以單獨(dú)實(shí)現(xiàn)，也可 以用與非門實(shí)現(xiàn)(將兩輸入端接在一起即可)下圖(a)和(b)分別為用CMOS 實(shí)現(xiàn)的非門和與非門62、利用 4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn) F(x,y,z)=xz+yz63、A、B、C、D、E 進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F(也就是如果 A、B、C、D、E 中 1 的個數(shù)比 0 多，那么 F 輸出為 1，否則 F 為 0)，用與非門實(shí)現(xiàn)，輸入 數(shù)目沒有限

35、制記 A 贊成時 A=1，反對時 A=0；B 贊成時 A=1，反對時 B=0；C、D、E 亦 是如此。由于共 5 人投票且少數(shù)服從多數(shù)，因此只要有三人投贊成票即可，其他人的投票結(jié)果并不需要考慮?；谝陨戏治?，下圖給出用與非門實(shí)現(xiàn)的電路： 64、用邏輯門畫出 D 觸發(fā)器65、簡述 latch 和 filp-flop 的異同本題即問鎖存器與觸發(fā)器的異同。觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP 連接起來，用一個公共的控制信號來控制，而各個數(shù)據(jù)端口仍然是各處獨(dú)

36、立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”66、LATCH 和 DFF 的概念和區(qū)別本題即問 D 鎖存器與 D 觸發(fā)器的概念與區(qū)別。D 觸發(fā)器是指由時鐘邊沿觸 發(fā)的存儲器單元，鎖存器指一個由信號而不是時鐘控制的電平敏感的設(shè)備鎖存器通過鎖存信號控制，不鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變化，就像信號 通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。67、latch 與 register 的區(qū)別，為什么現(xiàn)在多用 register。行為級描述中 latch 如何產(chǎn)生的latch 是電平觸發(fā)，register 是邊沿觸發(fā)，register 在同一時

37、鐘邊沿觸發(fā)下 動作，符合同步電路的設(shè)計思想，而latch 則屬于異步電路設(shè)計，往往會導(dǎo)致時 序分析困難，不適當(dāng)?shù)膽?yīng)用 latch 則會大量浪費(fèi)芯片資源。68、How many flip-flop circuits are needed to divide by 16 (Intel) 69、用 filp-flop 和 logic-gate 設(shè)計一個 1 位加法器，輸入 carryin 和 current-stage， 輸出 carryout 和 next-stage.考設(shè)計具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來很簡單，只要將輸入和輸出各加一個觸發(fā)器 作為數(shù)據(jù)鎖存器即可，也就是需要

38、 4 個觸發(fā)器。加法功能完全由門電路實(shí)現(xiàn)。70、實(shí)現(xiàn) N 位 Johnson Counter，N=5首先給大家解釋下 Johnson Counter，Johnson Counter 即約翰遜計數(shù)器，又稱扭環(huán)形計數(shù)器，是移位寄存器型計數(shù)器的一種。由于環(huán)形計數(shù)器的電路狀態(tài)利用率較低，為了在不改變移位寄存器內(nèi)部結(jié)構(gòu)的條件下提高環(huán)形計數(shù)器的電路狀態(tài)利用率，只能從改變反饋邏輯電路上想辦法。事實(shí)上任何一種移位寄存器型計數(shù)器的結(jié)構(gòu)都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數(shù)表達(dá)式可寫成：71、Cache 的主要作用是什么，它與 Buffer 有何區(qū)別，DSPCache 即是高速緩沖存儲器，Cach

39、e 是一個高速小容量的臨時存儲器，可以用高速的靜態(tài)存儲器芯片實(shí)現(xiàn)， 或者集成到 CPU 芯片內(nèi)部，存儲 CPU 最經(jīng)常訪問的指令或者操作數(shù)據(jù) Buffer 與 Cache 操作的對象不一樣。Buffer(緩沖)是為了提高內(nèi)存和硬盤(或 其他 I/0 設(shè)備)之間的數(shù)據(jù)交換的速度而設(shè)計的。Cache(緩存)是為了提高 cpu 和內(nèi) 存之間的數(shù)據(jù)交換速度而設(shè)計，也就是平常見到的一級緩存、二級緩存、三級緩 存等。嵌入式 DSP 處理器(Embedded Digital Signal Processor, EDSP)對系統(tǒng)結(jié)構(gòu)和 指令進(jìn)行了特殊設(shè)計，使其適合于執(zhí)行 DSP 算法，編譯效率較高，指令執(zhí)行速

40、 度也較高。在數(shù)字濾波、FFT、譜分析等方面 DSP 算法正在大量進(jìn)入嵌入式領(lǐng)域， DSP 應(yīng)用正從在通用單片機(jī)中以普通指令實(shí)現(xiàn) DSP 功能，過渡到采用嵌入式 DSP 處理器。嵌入式 DSP 處理器有兩個發(fā)展來源，一是 DSP 處理器經(jīng)過單片化、EMC 改造、增加片上外設(shè)成為嵌入式 DSP 處理器，TI 的 TMS320C2000 /C5000 等屬 于此范疇；二是在通用單片機(jī)或 SOC 中增加 DSP 協(xié)處理器，例如 Intel 的 MCS-296 和 Infineon(Siemens)的 TriCore。72、DSP 和通用處理器在結(jié)構(gòu)上有什么不同與通用處理器相比，DSP 屬于專用處理器

41、，它是為了實(shí)現(xiàn)實(shí)時數(shù)字信號處理 而專門設(shè)計的。在結(jié)構(gòu)上，DSP 一般采用哈佛結(jié)構(gòu)，即數(shù)據(jù)緩存和指令緩存相分開。DSP 有專門的乘加指令，一次乘加只需一個指令周期即可完成、而通用處理 器中的乘法一般使用加法實(shí)現(xiàn)的，一次乘法需要消耗較多的指令周期。 73、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的 7 進(jìn)制循環(huán)計數(shù)器，15 進(jìn)制的呢這里選擇用十六進(jìn)制計數(shù)器 74LS161 實(shí)現(xiàn)，原理很簡單：用 74LS161 實(shí)現(xiàn)N(N16)進(jìn)制計數(shù)器，只需當(dāng)計數(shù)器從 0000 增加到 N-1 時讓 74LS161 清零即可。 對于 7 進(jìn)制，當(dāng)增加到 6(0110)時將計數(shù)器清零即可。下面簡單介紹下 74LS161，下圖為 74LS161 的原理圖：管腳說明： A、B、C、D：數(shù)據(jù)輸入端 QA、QB、QC、QD：數(shù)據(jù)輸出端 RCO：進(jìn)位輸出端 CLRN：異步清零端，低電平有效 LDN：同步并行置入控制端，低電平有效 ENT、ENP：計數(shù)控制端，高電平有效。下圖為用 74LS161 設(shè)計的可預(yù)置初值的 7 進(jìn)制循環(huán)計數(shù)器，D3 D2 D1D0 為預(yù)置數(shù)輸入端。如果想設(shè)計 15 進(jìn)制，只要