基于FPGA的高速LVDS接口的實現(xiàn)

1、基于 fpga 的高速 lvds 接口的實現(xiàn)李大鵬，李雯，王曉華( 中航工業(yè)西安航空計算技術(shù)研究所，陜西 西安 710068)摘 要: 給出了一種基于 fpga 的高速 lvds 接口設(shè)計，利用 fpga 內(nèi)部的 selectio 資源，設(shè)計并構(gòu)造了 lvds 接口發(fā)送單元、lvds 接口接收單元和對齊狀態(tài)機。并基于 xilinx virtex 5 平臺成功搭建了一個 500 mb / s 高速 lvds 串行互聯(lián)系統(tǒng)，通過仿真和測試，驗證了系統(tǒng)的有效性，為后續(xù)采用 fpga 實現(xiàn)各種高速協(xié)議奠定了良好的基礎(chǔ)。 關(guān)鍵詞: fpga; selectio; 高速 lvds 接口中圖分類號: tp3

2、93文獻標(biāo)識碼: a文章編號: 1671- 654x( 2012) 05- 0115- 04implementation of high speed lvds interface based on fpgali da- peng，li wen，wang xiao- hua( xian aeronautics computing technique research institute，avic，xian 710068，china)abstract: this paper puts forward one high speed lvds interface design method based

3、 on fpga taking advantage of the selectio resource inside fpga，this method designs the lvds interface transmit unit，the lvds interface reception unit and the alignment state based on xilinx virtex 5 platform，this paper successfully constructs one 500 mb / s high speed serial interconnect system this

4、 system passed simulation and test，and the efficiency of this method is verified as a result，this paper is the stable basis of adopting fpga to utilize the other high speed protocolkey words: fpga; selectio; high speed lvds interface源，設(shè)計并實現(xiàn)了一個 500 mb / s 高速串行的 lvds 互聯(lián)系統(tǒng)，為數(shù)字互聯(lián)系統(tǒng)提供高速數(shù)據(jù)傳輸保障。引言在數(shù)字系統(tǒng)互聯(lián)設(shè)計

5、中，傳統(tǒng)的并行總線已不能 滿足系統(tǒng)高速數(shù)據(jù)傳輸?shù)男枨?，成為影響系統(tǒng)性能的 主要瓶頸。低電壓差分信號傳輸( lvds) 1 技術(shù)的出 現(xiàn)為解決數(shù)據(jù)傳輸瓶頸問題提供了可能。lvds 接口 具有高速 率、低 功 耗、低噪聲和低電磁干擾等優(yōu)點。 lvds 接口技術(shù)被廣泛應(yīng)用 于高速數(shù)字系統(tǒng)設(shè)計中， 在在實際應(yīng)用中，采用現(xiàn)場可編程門陣列( fpga) 實現(xiàn) 高速 lvds 是一種性價比較高的技術(shù)途徑。隨著半導(dǎo)體 工 藝 進 步，fpga 的性能和集成度在 不斷提高，在最新的 xilinx virtex 5、virtex 6 等 fp- ga 芯片中，均集成 selectio 資源，通過配置邏輯資源 和

6、i / o，可 以 生 成 支 持 lvds 標(biāo) 準(zhǔn) 的 接 口，實 現(xiàn) 高 速 lvds 接口互聯(lián)通信。本文 對 fpga 內(nèi) 部 集 成 的 selectio 資 源 進 行 介 紹，著重描述了輸入 / 輸出延遲單元( iodelay) 、輸入 串并轉(zhuǎn)換 器 ( iserdes) 、輸 出 并 串 轉(zhuǎn) 換 器 ( oserdes 等子模塊。然后基于 xilinx virtex 5 平臺 selectio 資1virtex 5 selectio 簡介virtex 5 fpga 具備可配置的高性能 selectio2驅(qū)動器和接收器，可支持種類繁多的標(biāo)準(zhǔn)接口。強大的功能集包括輸出強度和斜率的可編

7、程控制以及使用 數(shù)控阻抗( dci) 的片上終端。selectio 資源virtex 5 fpga 中 i / o 模 塊 包 含 兩 個 iob、兩 個 ilogic、兩個 ologic 和兩個 iodelay，其中 ilogic 和 ologic 可以分別配置為 iserdes 和 oserdes。1 2 iodelayvirtex 5 fpga 中每個 i / o 模塊包含一個可編程 絕對延遲 單 元，稱 為 iodelay。iodelay 是 具 有 64 個 tap 的環(huán)繞延遲 單 元，具 有 標(biāo) 定 的 tap 分 辨 率。io- delay 可以用于組合輸入通路、寄存器 輸 入

8、通 路、組 合輸出通路或寄存輸出通路，還可以在內(nèi)部資源中直1 1收稿日期: 2011 05 31修訂日期: 2012 07 08基金項目: 航空科學(xué)基金項目資助( 20101931005)作者簡介: 李大鵬( 1981 ) ，男，陜西臨潼人，工程師，碩士，主要研究方向為計算機網(wǎng)絡(luò)。116航 空 計 算 技 術(shù)第 42 卷第 5 期接使用。iodelay 允許各輸入信號有獨立的延遲。io-delay 資源可以用作 idelay、odelay 或組合延遲。1 3 iserdesvirtex 5 iserdes 用于專用的串并轉(zhuǎn)換器，具有 專門用來幫助實現(xiàn)高速源同步應(yīng)用的特定時鐘控制與 邏輯功 能。

9、 當(dāng) 在 fpga 架構(gòu)中設(shè)計串并轉(zhuǎn)換器 時， iserdes 可以避免由其帶來的時序復(fù)雜性。iserdes 主要功能包括:1) 專用 解 串 器 / 串 并 轉(zhuǎn) 換 器: iserdes 解 串 器 可 以實現(xiàn)高速數(shù)據(jù)傳輸，不要求 fpga 內(nèi)部資源與輸入 數(shù)據(jù)頻率匹配，此轉(zhuǎn)換器支持單倍數(shù)據(jù)速率 ( sdr) 和 雙倍數(shù)據(jù)速率( ddr) 兩種模式;2) bitslip 子模 塊: bitslip 子模塊允許設(shè)計人員對 進入 fpga 內(nèi)部資源的并行數(shù)據(jù)流重新排序;3) 對選通存儲器接口的專門支持: iserdes 包含 專用電路( 包括 oclk 輸入引腳) ，可 以 完 全 在 iser

10、- des 模塊內(nèi)部處理選通門到 fpga 跨時鐘域的功能， 此功能可以提高性能和簡化實現(xiàn);4) 提供對網(wǎng)絡(luò)接口的專門支持。每個 iserdes 最大支持 1: 6 的串并轉(zhuǎn)換，因此構(gòu) 建大于 1: 6 的串并轉(zhuǎn)換器需要用兩個 iserdes。每個 i / o 模塊中有一主一從兩個 iserdes 模塊。通過將主 iserdes 的 shiftout 端 口 連 接 到 從 iserdes 的 shiftin 端 口，可 以 將 串 并 轉(zhuǎn)換器最大擴展到 1: 10( ddr) 和 1: 8( sdr) 。1 4 oserdesvirtex 5 oserdes 是專用的并串轉(zhuǎn)換器，具 有 專門

11、用來幫助實現(xiàn)高速源同步應(yīng)用的特定時鐘控制與 邏輯功能。每個 oserdes 模塊包括一個用于數(shù)據(jù)和 三態(tài)控制的專用串行器。數(shù)據(jù)和三態(tài)串行器都可以配 置成 sdr 和 ddr 模式。和 iserdes 相同，構(gòu)建大于 1: 6 的并串轉(zhuǎn)換器需 要用兩個 oserdes。每個 i / o 模塊中有一 主 一 從 兩 個 oserdes 模 塊。 通 過 將 主 oserdes 的 shiftin 端口連接到從 oserdes 的 shiftout 端口，可以將串 并轉(zhuǎn)換器最大擴展到 10: 1( ddr) 和 8: 1( sdr) 。圖 1 高速 lvds 互聯(lián)系統(tǒng)框圖網(wǎng)絡(luò)適配器主要負(fù)責(zé)處理光纖通

12、道物理層協(xié)議、分片 / 組裝、路由選擇、提供交換結(jié)構(gòu)的通信接口，交換 單元主要負(fù)責(zé)實現(xiàn)高速無阻交換功能。32 路網(wǎng)絡(luò)適配器需要和交換單元進行互聯(lián)，每路接收和發(fā)送數(shù)據(jù)位寬均為 32 位，因此如果采用傳統(tǒng)并 行總線連接，fpga 連接復(fù)雜，并且管腳數(shù)目不夠。在 設(shè)計中采用 lvds 進行互聯(lián)，在發(fā)送端采用 8: 1 的并串轉(zhuǎn)換器，將 32 位并行數(shù) 據(jù) 轉(zhuǎn) 換 為 4 對 lvds 輸 出， 利用串行 lvds 在 fpga 之間進行數(shù)據(jù)通 信，在 接 收 端采用 1: 8 的串并轉(zhuǎn)換器，將通信連接上的 4 對 lvds還原 為 32 位 并 行 數(shù) 據(jù)。 每 路500 mb / s。lvds的

13、速 率 達 到由于 32 路網(wǎng)絡(luò)適配器和交換單元的互聯(lián)完全獨立，因此在下一部分內(nèi)容中，詳細(xì)描述了在 ddr 模式 下，32 位并行數(shù)據(jù)和 4 對源同步 lvds 之間的轉(zhuǎn)換過程，包括發(fā)送單元設(shè)計和接收單元設(shè)計。3發(fā)送單元設(shè)計發(fā)送單 元3 負(fù) 責(zé) 將 32 位并行數(shù)據(jù)轉(zhuǎn)換為 4 對lvds 串行數(shù)據(jù)，在發(fā)送中采用 8: 1 并串轉(zhuǎn)換器。發(fā)送單元實現(xiàn)框圖如圖 2 所示。在發(fā)送單元設(shè)計中，基本上沒有 使 用 fpga 內(nèi) 部 邏輯資源，所有的功能都包含在 圖 2 中 ? 所 示 的 os-erdes 中。每個 oserdes 單元最多實現(xiàn) 6: 1 的并串 轉(zhuǎn)換，因此實現(xiàn) 8: 1 的并串轉(zhuǎn)換，需要

14、兩個 oserdes 單元，第 一 個 oserdes 單 元 為 主，第 二 個 oserdes為從。主 oserdes 的 shiftin 端 口 和 從 oserdes的 shiftout 端口相連接。發(fā)送單元中共使用了 4 對主 / 從 oserdes，因 為lvds 接口為源同步接口，因此時鐘必須通過圖 2 中?所示的 oddr 單元產(chǎn)生。在發(fā)送單元中，唯一需要占用 fpga 邏 輯 資 源 的 是圖 2 中?所示的多路選通器。lvds 接口需要在接收端自動對齊，training _ done 信號為接收端向發(fā) 2高速 lvds 互聯(lián)系統(tǒng)結(jié)構(gòu)在航空專用網(wǎng)絡(luò)光纖通道交換模塊中，要求實現(xiàn)

15、32 通道 2gb / s 速率的高速無阻交換，在 實 際 設(shè) 計 中，采用三塊大規(guī)模 fpga 實現(xiàn)交換功能，如圖 1 所示。其中，兩塊 fpga 用來實現(xiàn)網(wǎng)絡(luò)適配器功能，每塊 fpga 實現(xiàn) 16 路獨立的網(wǎng)絡(luò)適配器，另外一塊 fpga 用來實現(xiàn)交換單元，網(wǎng)絡(luò)適配器和交換單元之間通過 lvds 互聯(lián)。都 對 齊 后，送端返回的狀態(tài)標(biāo) 志。 當(dāng) 4 對lvdstraining_done 信號有效，通過多路選通器選通 322012 年 9 月李大鵬 等: 基于 fpga 的高速 lvds 接口的實現(xiàn)117圖 2發(fā)送單元框圖圖 3接收單元框圖位數(shù)據(jù) 進 行 發(fā) 送，當(dāng) 任 意 有 一 對 lvd

16、s 沒 有 對 齊 時，training done 信號無效，多路選通器關(guān)閉，不能發(fā) 送 32 位數(shù)據(jù)，此時發(fā)送的數(shù)據(jù)為一個固定值。在發(fā)送 單 元 中，采 用 圖 2 中 ? 所 示 的 bufio 和 bufr 分頻來產(chǎn)生時鐘網(wǎng)絡(luò)。當(dāng) bufio 和 bufr 產(chǎn)生 串行和并行 時 鐘 時，兩個時鐘需要滿足 oserdes 的輸入要求。4接收單元設(shè)計4 1 接收單元結(jié)構(gòu)接收單 元 負(fù) 責(zé) 將 4 對 lvds 串 行 數(shù) 據(jù) 轉(zhuǎn) 換 為 32位并行數(shù)據(jù)，接收中采用 1: 8 的串并轉(zhuǎn)換器。接收單118航 空 計 算 技 術(shù)第 42 卷第 5 期元實現(xiàn)框圖如圖 3 所示。接收單元 由 3 部

17、分 組 成: 串 并 轉(zhuǎn) 換、位 對 齊 控 制( bit _ align _ machine ) 和資源共享控制 ( re- source _ sharing _ control ) 。 與 發(fā) 送 單 元 相 比 較，接收單元的設(shè)計較為復(fù)雜，因為在 fpga 內(nèi)部需要 實現(xiàn)一個動態(tài)對齊算法。在接收單元設(shè)計中，使用了較多 fpga 內(nèi) 部 邏 輯 資源，圖 3 中 ? 所 示 的 iserdes 中只實現(xiàn)了部分功 能。每個 iserdes 單元最多實現(xiàn) 1: 6 的串并轉(zhuǎn)換，因 此實現(xiàn) 1: 8 的 并 串 轉(zhuǎn) 換，需 要 兩 個 iserdes 單 元，第 一個 iserdes 單 元 為

18、 主，第 二 個 iserdes 為 從。 主 iserdes 的 shiftout 端口和從 iserdes 的 shiftin 端口相連接。由于 lvds 接口為源同步 接 口，接收單元的時鐘 來源于發(fā)送單元。接收單元采用圖 3 中?所示 bufio 和 bufr 對輸入時鐘進行處理，產(chǎn)生內(nèi)部邏輯和 iser- des 需要的時鐘。接收單元中只有一個圖 3 中 ? 所 示 的 對 齊 狀 態(tài) 機，每路 iserdes 產(chǎn)生的 8 位并行數(shù)據(jù)必須通過共享 位對齊控制模塊獨立的實現(xiàn)對齊。4 路 8 位并行數(shù)據(jù) 通過多路選通器送到位對齊控制模塊。圖 3 中?所示 的資源共享控制模塊確保在多路選通

19、器切換到下一通 道之前，當(dāng)前通道并行數(shù)據(jù)完成對齊。start_align 信號通知位 對齊單元當(dāng)前通道穩(wěn)定，可 以 進 行 對 齊。 data_aligned 信號通知資源共享控制模塊當(dāng)前通 道的對齊已經(jīng)完成。位對齊模塊產(chǎn)生 3 個信號來控制 iserdes 中的 時序調(diào)整。inc 和 ice 信 號 導(dǎo) 致 iodelay4 減 少 數(shù) 據(jù)通道的延遲，當(dāng)參考時鐘位 200 mhz 時，每次固定減 少 75 ps。bitslip 導(dǎo)致 iserdes 輸出的并行數(shù)據(jù)進 行旋轉(zhuǎn)，滿足字同步。4 2 對齊狀態(tài)機設(shè)計位對齊控制模塊采用對齊狀態(tài)機實現(xiàn)，主要實現(xiàn) 兩個功能:1) 位同步: 通過增加數(shù)據(jù)通

20、道延遲，確保時鐘采樣 處于數(shù)據(jù)眼圖的中間;2) 字同步: 通過使用 iserdes 中 bitslip 功能確 保從 iserdes 輸出的并行數(shù)據(jù)順序正確。位同步算法的實現(xiàn)過程分為為 5 步: 初始時序，找 到第一次轉(zhuǎn)換，開始測量眼圖，完成測試眼圖，恢復(fù)到 眼圖中心。算法的每一步都可以增加或者減少數(shù)據(jù)通 路延遲。該算法測量一個完整的眼圖 ( 在 75 ps 固 定 延遲變化的情況下) 并且恢復(fù)到眼圖的中心位置。解決抖動問題是位同步算法中一個關(guān)鍵部分。如 果沒有抖動，在找到第一次轉(zhuǎn)換后，測量眼圖的過程可以立即執(zhí)行。但是，一旦考慮到抖動，必須找到第一次轉(zhuǎn)換，通過轉(zhuǎn)換進行移動后，開始尋找第二次轉(zhuǎn)換

21、。位同步完成后，開始調(diào)整數(shù)據(jù)位的順序以實現(xiàn)字 同步。位同步過程保證了數(shù)據(jù)采樣的正確，但是數(shù)據(jù) 位的順序可能與期望的數(shù)據(jù)有偏差。為了解決這個問 題，采用 iserdes 內(nèi)部的 bitslip 特性逐次調(diào)整數(shù)據(jù)位 順序，直到達到字對齊。為了使用 bitslip 特性，發(fā)送單 元必須產(chǎn)生一個順序模板，接收單元通過檢測該順序 模板決定是否實現(xiàn)同步。 在 本 設(shè) 計 中，順 序 模 板 為00101100( 0x2c) 。5仿真與驗證lvds 互聯(lián)單元采用 xilinx virtex 5 fpga 芯片進 行 設(shè) 計，采 用 modelsim6 5d 進 行 仿 真 驗 證，采 用ise12 1 進行綜合、布局布線、生成 bit 文件。將生成的 bit 文件下載到航空專用網(wǎng)絡(luò)交換模塊 中，隨同整個交換模塊進行測試、驗證。實際測試結(jié)果 表明: 采用 fpga 設(shè)計的高速 lvds 互聯(lián)系 統(tǒng) 功 能 正 確，傳輸速率達到了 500 mb / s。6結(jié)束語本文 通 過 對 fpg