集成電路設(shè)計(jì)-part1-4

1、寄生效應(yīng) 兩種材料之間會(huì)有寄生電容兩種材料之間會(huì)有寄生電容 電流流過(guò)之處會(huì)有寄生電阻電流流過(guò)之處會(huì)有寄生電阻 高頻電路導(dǎo)線(xiàn)具有寄生電感高頻電路導(dǎo)線(xiàn)具有寄生電感 器件自身也有寄生效應(yīng)器件自身也有寄生效應(yīng) 影響電路的速度，改變頻響特性影響電路的速度，改變頻響特性 N阱電阻 P襯底和N阱構(gòu)成二極管，稱(chēng)為寄生二極管 該二極管為反偏的 反偏的PN結(jié) 耗盡層電容的形成 耗盡層電容由底部電容和側(cè)壁電容構(gòu)成 電容值 m梯度系數(shù) 0內(nèi)建電勢(shì) 與材料摻雜有關(guān) m d V )(-1 C C 0 j0 j 零偏壓耗盡層電容Cj0的計(jì)算 例：100m100m 零偏壓耗盡層電容為100aF/m2，阱深 3m Cj0b=1

2、00aF/m2(100m) 2=1pF Cj0s=100aF/m2(3m400m) =0.12pF 耗盡層電容值 33. 0 j ) 7 . 0 (-1 12. 01pF C d V pF 壓控電容 延遲時(shí)間：輸出電壓跳變到穩(wěn)定電壓值的50%所需時(shí)間 延遲時(shí)間的估算： Td=0.35RC R阱電阻阻值；C阱電阻零偏壓底部電容 例：250K電阻，長(zhǎng)300m，寬3m，零偏壓耗盡層電 容為100aF/m2，則 Td=0.35RC=0.35250K100aF/m2300m3m=7.88 ns 寄生NPN管 N阱電阻的設(shè)計(jì)規(guī)則 平行板電容器的值可以用下面的公式計(jì)算： 其中： 0是真空介電常數(shù)， ox是S

3、iO2的相對(duì)介電常數(shù)，4.0 tox是介質(zhì)SiO2的厚度， A是平行板的面積 2021-8-9 12 )( 0 FAC tOX OX tox ox0 令：C = 表示方塊電容，單位是F/ 則：C= C A 100m100m metal2和襯底間的電容 15aF100100+85aF400=0.18pF 計(jì)算寄生參數(shù)值 R=R 20000m/4m=0.065000=300 C=26aF200004=2.08pF 延遲時(shí)間0.35RC=0.218s 10m10m metal1和metal2的電容 C12=38aF1010+104aF40=7.96fF 金屬與襯底之間的平板電容 最重要的寄生問(wèn)題 通

4、過(guò)襯底耦合到其它電路上 金屬線(xiàn)之間的平板電容 金屬線(xiàn)之間的邊緣電容 寄生電容金屬線(xiàn)寬金屬長(zhǎng)度單位面積電容 敏感信號(hào)線(xiàn)盡量短 選擇高層金屬走線(xiàn) 最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小 敏感信號(hào)彼此遠(yuǎn)離 不宜長(zhǎng)距離一起走線(xiàn) 電路模塊上盡量不要走線(xiàn) 繞開(kāi)敏感節(jié)點(diǎn) 每根金屬線(xiàn)都有寄生電阻 要考慮的是：走多大電流，有多大的電壓降 IR DropIR Drop一般不要超過(guò)一般不要超過(guò)10mV10mV 電源布線(xiàn)時(shí)尤其要注意電源布線(xiàn)時(shí)尤其要注意 寄生電阻（金屬長(zhǎng)度/金屬寬度）方塊電阻 加大金屬線(xiàn)寬，減小金屬長(zhǎng)度 如果金屬線(xiàn)太寬，可以采用幾層金屬并聯(lián)走線(xiàn) M1M2M3三層金屬并聯(lián)布線(xiàn)，總的寄生電阻減小 1/3

5、 n p p n BA SiO2 Al A B Al A B Cross-section of pn-junction in an IC process One-dimensional representationdiode symbol Mostly occurring as parasitic element in Digital ICs VD ID = IS(eVD/T 1) + VD + + VDon ID (a) Ideal diode model(b) First-order diode model ID RS CD + - VD 正向偏置的PN結(jié)上有存儲(chǔ)電容，其電容值與載流子的

6、渡越時(shí)間、管上的電容有關(guān) t ox n+n+ Cross sectionCross section L Gate oxide xdxd L d Polysilicon gate Top viewTop view Gate-bulk overlap Source n+ Drain n+ W Cgs Cgd Cgb PN結(jié)電容 MIS電容 寄生電容使器件對(duì)電壓變化的響應(yīng)靈敏度降低 柵條自身的串聯(lián)電阻 與柵電容一起形成RC常數(shù)，更顯著降低器件速度 平行板電容： Cgb=C A 源漏交疊電容： Cgs、Cgd 總的柵電容應(yīng)為：Cg=Cgb+Cgs+Cgd 其中：Cgb 本征電容 Cgs 柵源交疊電容

7、Cgd 柵漏交疊電容 33 Cgs Cgd Cgb MOS器件本身存在兩種電容：柵電容和耗盡層電容。 （1）柵電容： （2）耗盡層電容 耗盡層電容主要是由源、漏擴(kuò)散區(qū)與襯底或P阱之間形成的PN 結(jié)電容。它由兩部分組成：底面結(jié)電容和周邊電容。 Cd=Cja*（ab）+Cjp*（2a+2b） 其中：Cja 每平方m的結(jié)電容 Cjp 每m的周邊電容 a 擴(kuò)散區(qū)寬度 b 擴(kuò)散區(qū)長(zhǎng)度 34 將晶體管裂開(kāi)，用多個(gè)手指（finger）并聯(lián)取代 將晶體管裂開(kāi)，用多個(gè)手指（finger）并聯(lián)取代 降低柵條電阻 既減小了每一柵條的方塊數(shù) 又因?yàn)椴⒙?lián)的作用，使柵電阻更加減小 比如：2個(gè)finger，柵電阻降低4倍

8、大管子裂成幾個(gè)小管子并聯(lián)，使W不是太大，也有 利于畫(huà)版圖 G(ate) S(ource) D(rain) Multiple Contacts small transistors in parallel Reduces diffusion capacitance Reduces gate resistance *poly1 resistor * .subckt rpoly1 n1 n2 l=length w=width .param dl=0.167u dw=0.212u .param rsh=27.53+p1drsh ptc1=7.75e-04 ptc2=-3.42e-07 + pvc1=2.

9、32e-04 pvc2=1.37e-03 pt=temper .param tfac=1.0+ptc1*(pt-25.0)+ptc2*(pt-25.0)*(pt-25.0) + r1 n1 n2 rsh*(l-dl)/(w- +dw)*(1+pvc1*abs(v(n2,n1)+pvc2*v(n2,n1)*v(n2,n1)*tfac .ends rpoly1 比例器件 保護(hù)環(huán)使電路不受通過(guò)襯底注入的載流子的干擾，是抑 制襯底噪聲的最簡(jiǎn)單的方法。 襯底噪聲如何抑制？ 雙列直插（DIP） 四方扁平封 裝（QFP） 無(wú)引腳塑封 （PLCC） 針柵陣列 （PGA） 小型封裝 （SOP） Electric

10、al: LowElectrical: Low parasiticparasitic Mechanical: Reliable and robustMechanical: Reliable and robust Thermal: Efficient heat removalThermal: Efficient heat removal Economical: CheapEconomical: Cheap u封裝好的芯片，是一個(gè)塑料或陶瓷的黑盒子，邊上伸封裝好的芯片，是一個(gè)塑料或陶瓷的黑盒子，邊上伸 出一個(gè)個(gè)金屬連線(xiàn)，用這些金屬連線(xiàn)連到電路板上。出一個(gè)個(gè)金屬連線(xiàn)，用這些金屬連線(xiàn)連到電路板上。 (a

11、) Through-Hole Mounting (b) Surface Mount u內(nèi)部是chip，chip外圍布滿(mǎn)pads，利用壓焊線(xiàn) （bonding wires）將pads連接到pins。 ubonding wires 通常為很細(xì)的鋁線(xiàn)或金線(xiàn)。導(dǎo)線(xiàn)的粗細(xì) 由負(fù)責(zé)封裝的人決定，可以互不相同。 Solder bumps Substrate Die Interconnect layers 芯片 凸點(diǎn) 內(nèi)部連接 層 襯底 幾種封裝形式下引腳的寄生電容和電感的典型值 1、總體外貌：、總體外貌： make it look nice！ 2、45度規(guī)則度規(guī)則 u位于拐角處的壓焊線(xiàn)和旁邊的壓焊塊靠得太近

12、，容易引 起短路。 u壓焊線(xiàn)與芯片邊緣所形成的夾角應(yīng)保持在45度角之內(nèi)， 稱(chēng)為“45度規(guī)則” 3、使、使Si的重疊最小的重疊最小 u壓焊線(xiàn)和硅片重疊的部分太多，壓焊線(xiàn)可能下垂或掉 下來(lái)，造成短路。所以要盡可能縮短未使用硅片部分之 上的壓焊線(xiàn) 4、導(dǎo)線(xiàn)長(zhǎng)度、導(dǎo)線(xiàn)長(zhǎng)度 壓焊線(xiàn)太長(zhǎng)的話(huà)，會(huì)垂下來(lái) 5、壓焊塊的分布、壓焊塊的分布 u不要將所有的壓焊塊都擠在一起并放到芯片的一邊 u應(yīng)將它們分散開(kāi)，盡可能使壓焊線(xiàn)相互離得開(kāi)一些，這 樣可以減少它們之間相互干擾的風(fēng)險(xiǎn)。 1、壓焊塊限制設(shè)計(jì)：pad-limited design u對(duì)封裝的選擇在很大程度上取決于芯片的尺寸。 u壓焊塊限制設(shè)計(jì)：根據(jù)信號(hào)數(shù)量所需要的壓焊塊數(shù)目來(lái)確定芯 片的最小尺寸 u按照壓焊塊之間所要求的最小間距，把這些壓焊塊盡可能靠緊 地排列在一個(gè)矩形中 2、內(nèi)核限制設(shè)計(jì)：core-limited design u如果與所需要的電路大小相比，需要的壓焊塊并不多的話(huà)，應(yīng)使 用“內(nèi)核限制設(shè)計(jì)”或“電路限制設(shè)計(jì)”來(lái)粗略估計(jì)尺寸。 u分割芯片是使用切割機(jī)在芯片間上下切割。 u常見(jiàn)的切割機(jī)類(lèi)似“圓盤(pán)鋸”。鋸片在切割芯片時(shí)會(huì)切 去一窄條材料，寬度可能是50、60或100m。 uChip周?chē)恰耙r底接觸”，或稱(chēng)為“防破損保護(hù)環(huán)