電子工程師面試常被問(wèn)到的問(wèn)題

1、電子匚程師面試常被問(wèn)到的問(wèn)題模擬電路1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）基爾霍夫電流定律是一個(gè)電荷守恒定律，即在一個(gè)電路中流入一個(gè)節(jié) 點(diǎn)的電荷與流岀同一個(gè)節(jié)點(diǎn)的電荷相等.基爾霍夫電壓定律是一個(gè)能量守恒定律，即在一個(gè)回路中回路電壓之和為零.2、平板電容公式（C= e S/4 Ji kd） o （未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流 并聯(lián)反饋）；負(fù)反饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)

2、節(jié)作用）（未知）6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子）電子工程師面試常被問(wèn)到的問(wèn)題7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（未知）8、給岀一個(gè)查分運(yùn)放，如何相位補(bǔ)償,并畫補(bǔ)償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻 放大器），優(yōu)缺點(diǎn),特別是廣泛采用差分結(jié)構(gòu)的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）11、畫差放的兩個(gè)輸入管。（凹凸）12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并 畫出一個(gè)晶體管級(jí)的運(yùn)放電路。（仕蘭微電子）13、用運(yùn)算放大器組

3、成一個(gè)10倍的放大器。（未知）14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路）， 并求輸出端某點(diǎn)的rise/fall時(shí)間。（Infineon筆試試題）電子工程師面試常被問(wèn)到的問(wèn)題15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸岀電壓 分別為C上電壓和R上電壓,要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波 器，何為低通濾波器。當(dāng)RCT時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）16、有源濾波器和無(wú)源濾波器的原理與區(qū)別？（新太硬件）17、有一時(shí)域信號(hào) S=VOsin（2pifOt） +Vlcos （2pifIt） +2sin（2pif3t+90）

4、,當(dāng)其通過(guò)低通、帶通、高通濾波器后的信號(hào)表示方式。（未知）18、選擇電阻時(shí)要考慮什么？（東信筆試題）19、在CMOS電路中，要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平, 這個(gè)單管你會(huì)用P管還是N管，為什么？（仕蘭微電子）20給岀多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。（Infineon筆試試 題）電子工程師面試常被問(wèn)到的問(wèn)題21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫出你知道的 線路結(jié)構(gòu)，簡(jiǎn)單描述其優(yōu)缺點(diǎn)。（仕蘭微電子）22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸）23、史密斯特電路，求回差電壓。（華為而試題）24、晶體振蕩器，好像是給出振蕩頻率讓你求周期（應(yīng)該是單片機(jī)的，12分之一周期.）

5、（華為面試題）25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（仕蘭微電子）26、VCO是什么，什么參數(shù)（壓控振蕩器?）（華為而試題）27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子）28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知）30、如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類, 不一一列舉。（未電子匚程師面試常被問(wèn)到的問(wèn)題知）31、一電源和一段傳輸線相連（長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T）,畫岀終端 處波形，考慮傳輸線無(wú)損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）32、微波電路的匹配電阻。（未知

6、）33、DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子）34、A/D電路組成、工作原理。（未知）35、實(shí)際工作所需要的一些技術(shù)知識(shí)（而試容易問(wèn)到）。如電路的低功 耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等，一般會(huì)針對(duì)簡(jiǎn)歷上你所寫做過(guò) 的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了）， 這個(gè)東西各個(gè)人就不一樣了，不好說(shuō)什么了。（未知）數(shù)字電路電子匚程師面試常被問(wèn)到的問(wèn)題1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有 固定的因果關(guān)系。3、什么是線與邏輯，要

7、實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢 王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc 門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。同時(shí)在輸岀端口應(yīng)加一 個(gè)上拉電阻。4、什么是Setup和Holdup時(shí)間？（漢王筆試）5、setup和holdup時(shí)間，區(qū)別.（南山之橋）6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。 （未知）7、解釋setup和hold time violation,畫圖說(shuō)明，并說(shuō)明解決辦法。（威盛 VIA2003. 11.電子匚程師面試常被問(wèn)到的問(wèn)題06上海筆試試題)Setup/hold time是測(cè)試芯

8、片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要 求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不 滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才 能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。 如果hold time不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器建立時(shí)間(Setup Time)和保持時(shí)間(H old time)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是 指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保

9、持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣7 / 44電子工程師面試常被問(wèn)到的問(wèn)題到數(shù)據(jù)，將會(huì)出現(xiàn)metastab訂ity的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸 發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持 時(shí)間裕量。8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎 樣消除。（仕蘭微電子）9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到 達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去

10、項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平？ TTL與C0MS電平可以直接互連嗎？（漢 王筆試）常用邏輯電平：12V, 5V, 3. 3V； TTL和CMOS不可以直接互連，由于TTL是在0. 3-3. 6V之間,而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互 連。TTL接到CMOS需要在輸岀端口加一上拉電阻接到5V或者12Vo11、如何解決亞穩(wěn)態(tài)。（飛利浦一大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸岀才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些

11、中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）13、MOORE與MEELEY狀態(tài)機(jī)的特征。（南山之橋）14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域。（南山之橋）15、給了 reg的setup, hold時(shí)間，求中間組合邏輯的delay范圍。（飛 利浦一大唐筆試）9 / 44電子匚程師面試常被問(wèn)到的問(wèn)題Delay q,還有cl ock的delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA上海筆試試題）18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA上海筆試試題）19、一個(gè)四級(jí)的Mu

12、x,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timingo（威盛上海筆試試題）20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什 么，還問(wèn)給出輸入，使得輸岀依賴于關(guān)鍵路徑。（未知）11 / 44電子工程師面試常被問(wèn)到的問(wèn)題21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā) 器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知）22、卡諾圖寫岀邏輯表達(dá)使。（威盛VIA上海筆試試題）23、化簡(jiǎn) F（A, B, C, D） = m（l,3, 4, 5, 10, 11, 12, 13, 14, 15）的和。（威盛）24 please show the CMOS inverter schmatic

13、, layout and its cross sectionwith P-well process.Plot its transfer curve （Vout-Vin） And also explain the operationregion of PMOS and NMOS for each segment of the transfer curve?（威盛筆試題circuit design-beijing-25 To design a CMOS invertor with balance rise and fall time,please define the ration of chan

14、nel width of PMOS and NMOS and explain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子）27用mos管搭岀一個(gè)二輸入與非門。（揚(yáng)智電子筆試）28、please draw the transistor level schematic of a emos 2 i nput AXD gate andexplain which input has fastet response for output rising edge. （less delay time） o （威盛筆試題 circuit design-bei jing-29畫出N

15、OT, NAND, NOR的符號(hào)，真值表，還有transistor level的電路。（Infineon筆試）30 畫出 CMOS 的圖，Ill出 tow-to-one mux gate。（威盛 VIA 上海 筆試試題）31、用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦一大唐筆試）32、畫岀Y二A*B+C的emos電路圖。（科廣試題）33、用邏輯們和emos電路實(shí)現(xiàn)ab+cdo （飛利浦一大唐筆試）34、畫岀CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y二A*B+C（D+E）。（仕蘭 微電子）35 利用 4 選 1 實(shí)現(xiàn) F（x, y, z）二xz+yz。（未知）36、給一個(gè)表達(dá)式f二xxxx+x

16、xxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）O37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT, NAND, NOR組成的原理圖，根據(jù)輸入波 形畫出各點(diǎn)波形。（Infineon 筆試）38、為了實(shí)現(xiàn)邏輯（A XOR B） OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么? 1） INV 2）AXD 3） OR 4）NAND 5） NOR 6） XOR 答案：NAND（未知）39、用與非門等設(shè)計(jì)全加法器。（華為）40、給岀兩個(gè)門電路讓你分析異同。（華為）41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸岀是F （

17、也就是如果A,B,C, D,E中1的個(gè)數(shù)比015 / 44電子匚程師面試常被問(wèn)到的問(wèn)題多，那么F輸出為1,否則F為0）,用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限 制。（未知）43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）45、用邏輯們畫岀D觸發(fā)器。（威盛VIA上海筆試試題）46、畫出DFF的結(jié)構(gòu)圖，用verilog實(shí)現(xiàn)之。（威盛）47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡(jiǎn)述latch和flip-flop的異同。（未知）50、LATCH和DFF的概念和區(qū)別。（未知）51 latch

18、與register的區(qū)別，為什么現(xiàn)在多用register.行為級(jí)描述 中l(wèi)atch如何產(chǎn)生的。（南山之橋）52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為）53、請(qǐng)畫岀用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）電子匚程師面試常被問(wèn)到的問(wèn)題55 How many flip-flop circuits are needed to divide by 16?（Intel） 16 分頻？56、用 filp-flop 和 logic-gate 設(shè)i 一個(gè) 1 位加法器，輸入 carryin 和 current-stage,輸出car

19、ryout 和 next-stage.（未知）57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為）58、實(shí)現(xiàn) N 位 Johnson Counter, N=5o （南山之橋）59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Ver訂og/VHDL,如設(shè)計(jì)計(jì)數(shù)器。（未知）61、BLOCKING NONBLOCKING賦值的區(qū)別。（南山之橋）62寫異步D觸發(fā)器的verilog moduleo （揚(yáng)智電子筆試）module dff8（elk , reset, d, q）;input elk;電子匸程師面試常被問(wèn)到的問(wèn)題input reset;i

20、nput 7:0 d;output 7:0 q;reg 7:0 q；always (posedge elk or posedge reset)if (reset)q = 0;elseq = d;endmodule（漢王筆試）63用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?module divide2 ( elk , clk_o, reset);input elk , reset;output clk_o;wire in;電子匸程師面試常被問(wèn)到的問(wèn)題reg out ;always ( posedge elk or posedge reset) if ( reset) out = 0;elseou

21、t = in;assign in 二、out;assign clk_o = out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a）你所知道的可編程邏輯器件有哪些？ b）試用VHDL或VERILOG.ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）PAL, PLD, CPLD, FPGAomodule dff8(elk , reset, d, q);input elk;電子匸程師面試常被問(wèn)到的問(wèn)題input reset;input d;output q;reg q；always （posedge elk or posedge reset）if （reset）q = 0;e

22、lseq What is preemption? (Intel)35 What is the state of a process if a resource is not avai lable? (Intel)36 三個(gè) float a, b, c;問(wèn)值(a+b) +c= (b+a) +c,(a+b)+c= (a+c)+bo (Intel)37把一個(gè)鏈表反向填空。(lucent)38、xr+a*x3+x2+c*x+d 最少需要做幾次乘法？ (Dephi)主觀題電子工程師面試常被問(wèn)到的問(wèn)題1、你認(rèn)為你從事研發(fā)工作有哪些特點(diǎn)？（仕蘭微面試題目）2、說(shuō)出你的最大弱點(diǎn)與改進(jìn)方法。（威盛VIA上海筆試

23、試題）3、說(shuō)出你的理想。說(shuō)出你想達(dá)到的目標(biāo)。題目是英文出的，要用英文回答。（威盛VIA上海筆試試題）4、我們將研發(fā)人員分為若干研究方向，對(duì)協(xié)議和算法理解（主要應(yīng)用 在網(wǎng)絡(luò)通信、圖象語(yǔ)音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、DSP編程實(shí)現(xiàn)電路功 能、用ASIC設(shè)計(jì)技術(shù)設(shè)計(jì)電路（包括MCU、DSP本身）、電路功能模塊設(shè)計(jì)（包括模擬電路和數(shù)字電路）、集成電路后端設(shè)計(jì)（主要是指綜合與自動(dòng)布局布線技術(shù)）、集成電路設(shè) 計(jì)與工藝接口的研究.你希望從事哪方而的研究？（可以選擇多個(gè)方向。另外，己經(jīng)從事過(guò)相關(guān)研發(fā)的人員可以詳細(xì)描述你的研發(fā)經(jīng)歷）。（仕蘭微面試題目）電子匚程師面試常被問(wèn)到的問(wèn)題5、請(qǐng)談?wù)剬?duì)一個(gè)系統(tǒng)設(shè)計(jì)的總體思路。針對(duì)這個(gè)思路，你覺得應(yīng)該具 備哪些方面的知識(shí)?（仕蘭微面試題目）6、設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包扌舌原理圖和PCB圖）到調(diào)試岀樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？電源的穩(wěn)定，電容