基于Quartus II 的CPLD開發(fā)實(shí)訓(xùn)手冊(cè)

1、基于quartus ii 的cpld開發(fā)實(shí)訓(xùn)手冊(cè)（適用于電信系11級(jí)數(shù)電課程設(shè)計(jì)）編者：李楠2012-9quartus ii軟件使用簡(jiǎn)介quartus ii是altera公司提供的fpgacpld開發(fā)集成環(huán)境，altera是世界上最大可編程邏輯器件供應(yīng)商之一。quartus ii界面友好、使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的eda軟件。其主要功能為數(shù)字電子系統(tǒng)的設(shè)計(jì)輸入、編輯、仿真、下載等。該軟件支持原理圖輸入設(shè)計(jì)和vhdl語言（以及其它硬件描述語言）輸入設(shè)計(jì)和原理圖與hdl混合輸入設(shè)計(jì)。步驟1：建立工作庫文件夾步驟2：輸入設(shè)計(jì)項(xiàng)目原理圖或vhdl源程序步驟3：存盤，注意原理圖或vhdl文件取名步

2、驟4：創(chuàng)建工程并將設(shè)計(jì)文件加入工程中步驟5：選擇目標(biāo)器件步驟6：?jiǎn)?dòng)編譯步驟7：建立仿真波形文件步驟8：仿真測(cè)試和分析步驟9：選定工作模式、引腳鎖定并編譯步驟10：編程下載步驟11：硬件測(cè)試硬件描述語言（hdl-hardware description language）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳 統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。vhdl(very high speed ic hardware description language)以下將詳細(xì)介紹原理圖輸入設(shè)計(jì)方法，但讀者應(yīng)該更多地關(guān)注設(shè)計(jì)流程

3、，因?yàn)槌俗畛醯膱D形編輯輸入外，其它處理流程都與文本（如vhdl文件）輸入設(shè)計(jì)完全一致。實(shí)驗(yàn)一 原理圖方式設(shè)計(jì)二進(jìn)制全加器一、設(shè)計(jì)目的1、通過設(shè)計(jì)一個(gè)二進(jìn)制全加器，掌握組合邏輯電路設(shè)計(jì)的方法。2、初步了解quartusii采用原理圖方式進(jìn)行設(shè)計(jì)的流程。3、初步掌握fpga開發(fā)的流程以及基本的設(shè)計(jì)方法、基本的仿真分析方法。二、設(shè)計(jì)原理三、設(shè)計(jì)內(nèi)容四、設(shè)計(jì)步驟1位全加器設(shè)計(jì)向?qū)? 為本項(xiàng)設(shè)計(jì)建立文件夾 任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此文件夾將被eda軟件默認(rèn)為工作庫（work library）。一般不同的設(shè)計(jì)項(xiàng)目最好放在不

4、同的文件夾中，注意，一個(gè)設(shè)計(jì)項(xiàng)目可以包含多個(gè)設(shè)計(jì)文件，如頻率計(jì)。 打開quartus ，選菜單filenew,在彈出的new對(duì)話框中選擇device design files頁的原理圖文件編輯輸入項(xiàng)block diagram/schematic file, 單擊ok按鈕后打開原理圖編輯窗口如圖所示。圖 原理圖編輯窗口2 輸入設(shè)計(jì)項(xiàng)目和存盤 在雙擊原理圖的任一空白的處，或單擊鼠標(biāo)右鍵會(huì)彈出一個(gè)元件對(duì)話框。圖 元件輸入對(duì)話框單擊按鈕“”，找到基本元件的路徑，選種需要的元件，單擊“打開”按鈕，該元件即顯示在窗口中，然后單擊symbol窗口的ok按鈕，即可將元件調(diào)入原理圖編輯窗口中，按照此方法把所要的

5、元件全部調(diào)入原理圖編輯窗口中并連接好，連接好的電路如圖所示（圖中有and2、not、xnor）。圖 連接好的一位全加器電路 連接好電路以后然后分別在input和ouput的pin name上雙擊，用鍵盤輸入各引腳名（a、b、co、so），其窗口如圖所示。圖 改變引腳名選擇菜單filesave as 按剛才為自己工程建立好的目錄f:adeera,將已設(shè)計(jì)好的原理圖文件取名為b_adder.bdf，并存盤在此文件夾內(nèi)。3 將設(shè)計(jì)項(xiàng)目設(shè)計(jì)成可調(diào)用的元件 為了構(gòu)成全加器的頂成設(shè)計(jì)，必須將以上設(shè)計(jì)的半加器b_adder.bdf設(shè)置成可調(diào)用的元件，方法是選擇菜單 filecreate/update sym

6、bol files for current file項(xiàng)，即可將當(dāng)前文件b_adder.bdf變成一個(gè)元件符號(hào)存盤，以待在高層設(shè)計(jì)中調(diào)用。使用相同的方法也可以將vhdl文本文件變成原理圖中的一個(gè)元件符號(hào)，實(shí)現(xiàn)vhdl文本設(shè)計(jì)與原理圖的混合輸入設(shè)計(jì)方法。轉(zhuǎn)換中需要注意以下幾點(diǎn)： 轉(zhuǎn)換好的文件必須存在當(dāng)前工程文件夾中。 按這種方式filecreate/update symbol files for current file轉(zhuǎn)換，只能針對(duì)被打開的當(dāng)前文件。4 設(shè)計(jì)全加器頂層文件 為了建立全加器的頂層文件，必須打開一個(gè)原理圖編輯窗口，方法同前，即再次選擇菜單filenew，block diagram/s

7、chematic file。在彈出的圖中project下調(diào)出b_adder文件，同時(shí)按照?qǐng)D連接好全加器。以q_adder命名將此全加器設(shè)計(jì)存在同一路徑f:addera文件夾中。圖是已連接好了的全加器電路。圖 半加器調(diào)用窗口連線將鼠標(biāo)入到元件的引腳上，鼠標(biāo)會(huì)變成“十”字形狀。按下左鍵，拖動(dòng)鼠標(biāo)，就會(huì)有導(dǎo)線引出。根據(jù)我們要實(shí)現(xiàn)的邏輯，連好各元件的引腳若將一根細(xì)線變成以粗線顯示的總線，可以先將其點(diǎn)擊使其變成蘭色，把它拖長(zhǎng)，在拖長(zhǎng)處變成了粗線，即總線，然后雙擊該線即可在此處加信號(hào)標(biāo)號(hào)，標(biāo)有相同標(biāo)號(hào)的線段可視作連接線段，但可不必直接連接。圖形編輯器圖是已連接好了的全加器電路。圖 已連接好的全加器電路5

8、創(chuàng)建工程1）選擇file下拉菜單中的new project wizard，新建一個(gè)工程。如圖所示。新建工程向?qū)?）點(diǎn)擊圖中的next進(jìn)入工作目錄。新建工程對(duì)話框3）在 what is the working directory for this project 欄目中設(shè)定新項(xiàng)目所使用的路徑；在 what is the name of this project 欄目中輸入新項(xiàng)目的名字: q_adder，點(diǎn)擊 next 按鈕。圖 q_adder工程設(shè)計(jì)窗口4）設(shè)計(jì)中需要包含的其它設(shè)計(jì)文件，在此對(duì)話框中不做任何修改，直接點(diǎn)擊next。圖 工程文件加入窗口6、 對(duì)設(shè)計(jì)文件進(jìn)行編譯在 processin

9、g 菜單下，點(diǎn)擊 start compilation 命令，開始編譯我們的項(xiàng)目。編譯結(jié)束后，點(diǎn)擊 確定 按鈕。 7 仿真 接下來應(yīng)該測(cè)試設(shè)計(jì)項(xiàng)目的正確性，即邏輯仿真。1）創(chuàng)建一個(gè)波形文件，在file下拉菜單中選擇new，選取對(duì)話框的other file標(biāo)簽下的vectorwaveform file，點(diǎn)擊ok，打開一個(gè)空的波形編輯器窗口。建立一個(gè)仿真波形文件 2）加入輸入、輸出端口，在波形編輯器窗口的左邊端口名列表區(qū)雙擊，在彈出的菜單中選擇node finder按鈕。3）出現(xiàn)node finder界面后，在filer列表中選擇pins：all，點(diǎn)擊list，在node finder窗口出現(xiàn)所有的

10、信號(hào)名稱，點(diǎn)擊中間的“”按鈕則selected nodes窗口下方出現(xiàn)被選擇的端口名稱，點(diǎn)擊ok。4）制定輸入端口的邏輯電平變化，最后保存該仿真波形文件，文件名與工程名相同。波形編輯器工具欄5）點(diǎn)擊editend time，在彈出的窗口中的“time”窗口中將默認(rèn)值1.0改為100.0單位為“us”，點(diǎn)擊“ok”，完成設(shè)置。6）點(diǎn)擊右上角的藍(lán)色箭頭開始波形仿真圖 全加器的仿真結(jié)果實(shí)驗(yàn)二 原理圖方式設(shè)計(jì)頻率計(jì)頻率計(jì)設(shè)計(jì)的基本步驟與上節(jié)介紹的完全一樣，只是需要考慮從哪一個(gè)電路模塊開始。這里首先設(shè)計(jì)測(cè)頻用含使能控制的兩位十進(jìn)制計(jì)數(shù)器。1 計(jì)數(shù)器電路設(shè)計(jì) （1）含有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器電路設(shè)計(jì)原

11、理如圖2. 1所示，頻率計(jì)的核心元件之一是含有時(shí)鐘使能及進(jìn)位擴(kuò)展輸出的十進(jìn)制計(jì)數(shù)器。為此這里擬用一個(gè)雙十進(jìn)制計(jì)數(shù)74390和其它一些輔助元件來完成。圖中74390連接成兩個(gè)獨(dú)立的十進(jìn)制計(jì)數(shù)器，待測(cè)頻率信號(hào)clk通過一個(gè)與門進(jìn)入74390的第1個(gè)計(jì)數(shù)器的時(shí)鐘輸入端1clka，與門的另一端由計(jì)數(shù)使能信號(hào)enb控制：當(dāng)enb = 1 時(shí)允許計(jì)數(shù)；enb = 0 時(shí)禁止計(jì)數(shù)。計(jì)數(shù)器1到4位輸出q3、q2、q1和q0并成總線表達(dá)方式即q3.0，由圖2.4.12左下角的output輸出端口向外輸出計(jì)數(shù)值，同時(shí)由一個(gè)4輸入與門和兩個(gè)反相器構(gòu)成進(jìn)位信號(hào)進(jìn)入第2個(gè)計(jì)數(shù)器的時(shí)鐘輸入端2clka。 第2個(gè)計(jì)數(shù)器的4

12、位計(jì)數(shù)輸出是q7、q6、q5和q4，總線輸出信號(hào)是q7.4。這兩個(gè)計(jì)數(shù)器的總的進(jìn)位信號(hào)，即可用于擴(kuò)展輸出的進(jìn)位信號(hào)由一個(gè)6輸入與門和兩個(gè)反相器產(chǎn)生，由cout輸出。clr是計(jì)數(shù)器的清零信號(hào)。（2）在原理圖的繪制過程中應(yīng)特別注意圖形設(shè)計(jì)規(guī)劃中信號(hào)標(biāo)號(hào)和總線的表達(dá)方式（粗線條表示總線），對(duì)于以標(biāo)號(hào)方式進(jìn)行總線連接，可以如圖2.1所示。例如一根8位的總線bus17.0欲于另三根分別為1、3、4個(gè)位寬的連線相接，它們的標(biāo)號(hào)可分別為bus10， bus13.0，bus17.4。圖2.1含有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器 （3）計(jì)數(shù)器電路實(shí)現(xiàn)，在此首先從實(shí)現(xiàn)圖2. 1所示的電路的繪制和測(cè)試開始。于是可以在li

13、brariesothersmaxplus2中可看到絕大多數(shù)74系列的元件。這些器件的詳細(xì)功能及其它們的邏輯真值表可以通過查閱“help”選項(xiàng)來獲得。為了查閱74390的功能，在help菜單中選old-style macrofunctions項(xiàng)，然后選counters項(xiàng)。在圖中分別鍵入74390、and4、and2、not、input、vcc和output元件名，調(diào)出這些元件并按圖2. 1連接好電路。注意電路中vcc在librariesprimitivesothervcc中調(diào)出。若將一根細(xì)線變成以粗線顯示的總線，可以先將其點(diǎn)擊使其變成蘭色，把它拖長(zhǎng)，在拖長(zhǎng)處變成了粗線，即總線，然后雙擊該線即可在

14、此處加信號(hào)標(biāo)號(hào)，標(biāo)有相同標(biāo)號(hào)的線段可視作連接線段，但可不必直接連接。對(duì)于以標(biāo)號(hào)方式進(jìn)行總線連接可以如圖2. 1那樣。電路中所有參數(shù)設(shè)置完成后一定要存盤，其路徑是f:plj，文件名字是erjsq.bdf。然后再進(jìn)行全程編譯。（4）波形仿真。波形仿真的方法除了按照實(shí)驗(yàn)一步驟介紹的流程相同外，但在波形窗口輸出總線的設(shè)置上要注意：首先將輸出總線節(jié)點(diǎn)按照?qǐng)D2.2順序拖到波形窗口。然后按住鼠標(biāo)左鍵圖2.2 輸出總線排列在圖2.2最左端拖動(dòng)鼠標(biāo)選中q3 、q2 、q1 、q0，這時(shí)所選種的節(jié)點(diǎn)會(huì)變成蘭色，接下來用鼠標(biāo)右鍵在被選種節(jié)點(diǎn)的任一位置處單擊，在彈出的菜單中選擇groupinggroup，即彈出如圖2

15、.3所示窗口。在該窗口中可以給輸出總線q3.0取任意的名字，但為了和圖2.1的輸出總線相對(duì)應(yīng)，也為了便于分析波形窗口的仿真結(jié)果與原理圖相對(duì)照，所以在圖2.3中所取的名字與圖2.1中輸出總線的名字一致。按照此方法設(shè)置好q7 、q6 、q5 、q4的輸出節(jié)點(diǎn)。全部設(shè)置好的波形窗口如圖2.4所示。圖2.3 總線命名窗口圖2.4全部設(shè)置好的波形窗口最后用鼠標(biāo)單擊仿真按鈕，得到圖2.5仿真結(jié)果，從圖中可知電路的功能完全符合原理圖的設(shè)計(jì)要求：當(dāng)clk輸入時(shí)鐘信號(hào)時(shí)，clr信號(hào)具有清0功能，當(dāng)enb為高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)；當(dāng)?shù)?位計(jì)數(shù)器計(jì)到9時(shí)向高4位計(jì)數(shù)器進(jìn)位，另外由于圖中沒有顯示高4位計(jì)數(shù)

16、器計(jì)到9，故看不到count的進(jìn)位信號(hào)。 圖2.5 兩位十進(jìn)制計(jì)數(shù)器工作波形如果本設(shè)計(jì)電路的存盤文件名為erjsq.gdf ，按照實(shí)驗(yàn)一的方法將此項(xiàng)設(shè)計(jì)包裝成一個(gè)元件存入庫中以備后用，該電路對(duì)應(yīng)的元件名是erjsq。2 頻率計(jì)主結(jié)構(gòu)電路的設(shè)計(jì) 根據(jù)頻率計(jì)的測(cè)品原理，其頻率計(jì)主體結(jié)構(gòu)的電路設(shè)計(jì)如圖2.6所示。方法同實(shí)驗(yàn)一節(jié)中全加器頂層文件的設(shè)置方法一樣，即首先關(guān)閉原來的工程，再建立一個(gè)新的原理圖編輯窗口，然后在原理圖編輯窗口中調(diào)入圖2.6中的所有元件，連接好后存盤（文件名可取 pli.bdf）,最后為此建立一個(gè)工程。圖2.6 兩位十進(jìn)制頻率計(jì)頂層設(shè)計(jì)原理圖文件在圖2.6所示電路中，74374是8

17、位鎖存器，74248是7段bcd譯碼器，它的7位輸出可以直接與7段共陰極數(shù)碼管相連，該圖上方的74248顯示的的是個(gè)位頻率計(jì)數(shù)值，下方的74248顯示的是十位頻率計(jì)數(shù)值，erjsq是電路圖2.1含有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器構(gòu)成的元件。連接好電路后進(jìn)行全程編譯，接下來建立波形設(shè)置文件，頻率計(jì)波形測(cè)試文件窗口如圖2.7所示。圖2.7 頻率計(jì)波形設(shè)置窗口 最后單擊仿真圖表，得到如圖2.8的兩位十進(jìn)制頻率計(jì)測(cè)頻仿真波形。圖2.8兩位十進(jìn)制頻率計(jì)測(cè)頻仿真波形 由波形圖可以清楚的了解電路的工作原理。f_in是待測(cè)頻率，設(shè)周期為620ns;cnt_en是對(duì)待測(cè)頻率脈沖計(jì)數(shù)允許信號(hào)，設(shè)周期為2s；cnt_e

18、n高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。由仿真波形顯示，當(dāng)cnt_en為高電平時(shí)允許erjsq對(duì)f_in計(jì)數(shù)，低電平時(shí)erjsq停止計(jì)數(shù)有鎖存信號(hào)lock發(fā)出的脈沖，將erjsq中的兩個(gè)4位二進(jìn)制數(shù)“26”鎖存進(jìn)74374中，并且74374分高低位通過總線h6.0和l6.0輸出給74248譯瑪輸出顯示。這就是測(cè)得的頻率值。十進(jìn)制顯示值“26”的7段譯瑪值分別是“1111101”和“1011011”。此后由清零信號(hào)clr對(duì)計(jì)數(shù)器erjsq清零，以備下一周期計(jì)數(shù)之用。進(jìn)位信號(hào)cout是留待頻率計(jì)擴(kuò)展用的。在實(shí)際測(cè)頻中，cnt_en是待測(cè)控制信號(hào)，如果其頻率選定為0.5hz,則其允許的計(jì)數(shù)的脈寬為1s，這樣，數(shù)碼管就能直接顯示f_in的值了。3 時(shí)序控制電路設(shè)計(jì)為實(shí)現(xiàn)頻率計(jì)自動(dòng)測(cè)頻，還需增加一個(gè)測(cè)頻時(shí)序控制電路，產(chǎn)生時(shí)序關(guān)系。輸出三個(gè)控制信號(hào):cnt_en、lock和clr，以便使頻率計(jì)順利的完成計(jì)數(shù)、鎖存和清領(lǐng)三個(gè)重要功能，其電路設(shè)計(jì)如圖2.9所示。圖2.