第九章 半導(dǎo)體存儲(chǔ)器和可編程邏輯器件

1、第九章第九章 半導(dǎo)體存儲(chǔ)器和可編程邏輯器件半導(dǎo)體存儲(chǔ)器和可編程邏輯器件 9.1 9.1 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器 9.2 9.2 可編程邏輯器件可編程邏輯器件PLD PLD 9.1 9.1 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器 9.1.1 9.1.1 只讀存儲(chǔ)器只讀存儲(chǔ)器ROM ROM A0 A1 W0 W1 An 2 An 1 地 址 譯 碼 W2 2 W2 1 n n 存儲(chǔ)矩陣NM 緩沖級(jí) F1F2Fn 地址 輸入 圖圖 9 9 1 N1 N字 字M M位位ROM ROM結(jié)構(gòu) 結(jié)構(gòu) 地 址 譯 碼 器 A0 A1 輸出緩沖級(jí)三態(tài)控制 D3D2D1D0 RRRR W0 W1 W2 W3 圖圖 9 2 9

2、 2 二極管二極管ROMROM結(jié)構(gòu)圖結(jié)構(gòu)圖 表表 9 1 9 1 圖圖 9 - 2 ROM9 - 2 ROM的數(shù)據(jù)表的數(shù)據(jù)表 9.1.2 ROM在組合邏輯設(shè)計(jì)中的應(yīng)用在組合邏輯設(shè)計(jì)中的應(yīng)用 例如，在表9 -1 中，將輸入地址A1A0視為輸入變量， 而將D3、D2、D1、D0視為一組輸出邏輯變量，則D3、D2、 D1、 D0就是A1、A0的一組邏輯函數(shù)。 31010 1 0 20 1 1 3001 01 2 321001 1 10 101 3 mmAAAAD mAAD mmAAAAD mmmmAAAAAAAAD “與”陣列 A0 A1 “或”陣列 F0 F1 F2 F3 m0m1m2m3 m0m

3、1m2m3 F0 F1 F2 F3 A0 A1 A0 A1 A0 A1 (a)(b) 圖 9 - 3ROM的與或陣列圖 (a) 框圖； (b) 符號(hào)矩陣 用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行： (1) 根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)，確定 ROM容量，選擇合適的ROM。 (2) 寫(xiě)出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫(huà)出ROM 陣列圖。 (3) 根據(jù)陣列圖對(duì)ROM進(jìn)行編程。 例例 1 用ROM實(shí)現(xiàn)四位二進(jìn)制碼到格雷碼的轉(zhuǎn)換。 解解 (1) 輸入是四位二進(jìn)制碼B3B0，輸出是四位格雷 碼，故選用容量為244的ROM。 (2) 列出四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表，如表 9 - 2 所示。由表可寫(xiě)出下列最

4、小項(xiàng)表達(dá)式： )15,14,13,12,11,10, 9 , 8( 3 G )11,10, 9 , 8 , 7 , 6 , 5 , 4( 2 G )13,12,11,10, 5 , 4 , 3 , 2( 1 G )14,13,10, 9 , 6 , 5 , 2 , 1 ( 0 G 表表 9 2 四位二進(jìn)制四位二進(jìn)制 碼轉(zhuǎn)換為碼轉(zhuǎn)換為格雷碼的真格雷碼的真 值表值表 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15 G0 G1 G2 G3 B0 B1 B2 B3 圖 9 4 四位二進(jìn)制碼轉(zhuǎn)換為四位格雷碼陣列圖 9.1.3 ROM的編程及分類(lèi)的編程及分類(lèi) 1. 掩膜掩膜R

5、OM 掩膜ROM中存放的信息是由生產(chǎn)廠(chǎng)家采用掩膜 工藝專(zhuān)門(mén)為用戶(hù)制作的，這種ROM出廠(chǎng)時(shí)其內(nèi)部存 儲(chǔ)的信息就已經(jīng)“固化”在里邊了，所以也稱(chēng)固定 ROM。它在使用時(shí)只能讀出，不能寫(xiě)入，因此通常 只用來(lái)存放固定數(shù)據(jù)、固定程序和函數(shù)表等。 2. 可編程可編程ROM(PROM) 字線(xiàn) Wi UCC 熔絲 位線(xiàn) Di (a) 字線(xiàn) 熔絲 (b) 位線(xiàn) 圖 9 5 熔絲型PROM的存儲(chǔ)單元 字線(xiàn) Wi 位線(xiàn) Di VD1 VD2 字線(xiàn) Wi 位線(xiàn) Di (a)(b) VD1 圖 9 6 PN結(jié)擊穿法PROM的存儲(chǔ)單元 3. 可擦除的可編程可擦除的可編程ROM(EPROM) G f G c SD SiO2

6、NN P G c D SG f 圖 9 7 SIMOS管的結(jié)構(gòu)和符號(hào) (1) EPROM的存儲(chǔ)單元采用浮柵雪崩注入MOS管 (2) E2PROM的存儲(chǔ)單元 V 2 V 1 S1 G c 字線(xiàn) W i 位 線(xiàn) Di D1 圖 9 8 E2PROM的存儲(chǔ)單元 G f G c SD SiO2 NN P G c D SG f 隧道區(qū) 圖 9 9 Flotox管的結(jié)構(gòu)和符號(hào) (3) 快閃存儲(chǔ)器快閃存儲(chǔ)器(Flash Memory) S G c D Gc S D 字線(xiàn) 位線(xiàn) Di Wi USS (b) G f G c SD NN P (a) 隧道區(qū) 圖 9 10 快閃存儲(chǔ)器 (a) 疊柵MOS管；(b)

7、存儲(chǔ)單元 9.1.4 隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器(RAM) 1. 靜態(tài)隨機(jī)存儲(chǔ)器靜態(tài)隨機(jī)存儲(chǔ)器(SRAM) (1) 基本結(jié)構(gòu)。SRAM主要由存儲(chǔ)矩陣、地址譯碼 器和讀/寫(xiě)控制電路三部分組成，其框圖如圖 9 -11所 示。 行 地 址 譯 碼 器 A0 A1 Ai 存儲(chǔ)矩陣 列地址譯碼器 讀/寫(xiě)控制電路 D0 Ai 1 An 1 CS R/W Dm 1 I / O0I / Om1 圖 9 11 SRAM的基本結(jié)構(gòu) (2) SRAM的靜態(tài)存儲(chǔ)單元。的靜態(tài)存儲(chǔ)單元。 V1V3 V6V5 V2V4 UDD Q Q V7V8 列選線(xiàn)Y I / OI / O 行選線(xiàn) X 位線(xiàn) D 存儲(chǔ)單 元 V1V3

8、V6V5 V2V4 UDD V7V8 Y I / OI / O X 位線(xiàn) D 位線(xiàn) D 位線(xiàn) D (a)(b) 圖 9 - 12SRAM存儲(chǔ)單元 (a) 六管NMOS存儲(chǔ)單元； (b) 六管CMOS存儲(chǔ)單元 2. 動(dòng)態(tài)隨機(jī)存儲(chǔ)器動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM) V5 V3 V1 V4 V2 V6 UDD 預(yù)充脈沖 UC1UC2 QQ C1C2 X 位線(xiàn) D 位線(xiàn) D 存儲(chǔ)單 元 V7V8 D D Y CO1CO2 (a) 字選線(xiàn) V CS 位線(xiàn) D (數(shù)據(jù)線(xiàn)) CO輸出電容 (b) 圖 9 13 動(dòng)態(tài)MOS存儲(chǔ)單元 (a) 四管動(dòng)態(tài)MOS存儲(chǔ)單元； (b) 單管動(dòng)態(tài)MOS存儲(chǔ)單元 9.1.5 存儲(chǔ)器

9、容量的擴(kuò)展存儲(chǔ)器容量的擴(kuò)展 1. 位數(shù)的擴(kuò)展位數(shù)的擴(kuò)展 I/O 10241 RAM A0A1 A9 R/W CS I/O1 I/O 10241 RAM A0A1 A9 R/W CS I/O2 I/O 10241 RAM A0A1 A9 R/W CS I/O7 A0 A1 A9 R/W CS 圖 9 14 RAM的位擴(kuò)展連接法 2. 字?jǐn)?shù)的擴(kuò)展字?jǐn)?shù)的擴(kuò)展 2568 RAM A0A1 A7R/W CS A0 I/O0I/O7 (1) A1 A7 2568 RAM A0A1 A7R/W CS I/O0I/O7 (2) 2568 RAM A0A1 A7R/W CS I/O0I/O7 (3) 2568

10、RAM A0A1 A7R/W CS I/O0I/O7 (4) R/W Y0 Y1 Y2 Y3 A0 A1 A8 A9 2-4譯碼器 I/O0 I/O7 圖 9 15 RAM的字?jǐn)U展 9.2 可編程邏輯器件可編程邏輯器件PLD 1. PLD器件的發(fā)展概況器件的發(fā)展概況 2. 可編程邏輯器件的特點(diǎn)可編程邏輯器件的特點(diǎn) (1) 減少系統(tǒng)的硬件規(guī)模。 (2) 增強(qiáng)邏輯設(shè)計(jì)的靈活性。 (3) 縮短系統(tǒng)設(shè)計(jì)周期。 (4) 簡(jiǎn)化系統(tǒng)設(shè)計(jì)，提高系統(tǒng)速度。 (5) 降低系統(tǒng)成本。 9.2.1 PLD的電路簡(jiǎn)介的電路簡(jiǎn)介 1. 基本門(mén)電路的基本門(mén)電路的PLD表示法表示法 AB C 0 1 0 1 1 0 B C

11、A 圖 9 16 PLD輸入緩沖器 A B C D D 傳統(tǒng)表示法 PLD表示法 ABC 輸入項(xiàng) 積項(xiàng) 圖 9 17 與門(mén)表示法 硬連線(xiàn) 斷開(kāi)連接 圖 9 18 PLD連接法 圖 9 19 與門(mén)的省缺情況 A B 0 0 0 1 1 0 1 1 L1 L2 L3 L4 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 L1 L2 L3 L4 AB 2. PROM電路的電路的PLD表示法表示法 I0I1I2 “或”陣列(可編程 的) O0O1O2 “與”陣列(固定 的) 圖 9 20PROM電路的PLD表示法 3. FPLA電路的電路的PLD表示表示 I0I1I2 “或”陣列(可編

12、程 的) O0O1O2 “與”陣列(可編程 的) 圖 9 21 FPLA電路的PLD表示法 例例 2 試用FPLA實(shí)現(xiàn)例1要求的四位二進(jìn)制碼轉(zhuǎn)換 為格雷碼的轉(zhuǎn)換電路。 解解 用卡諾圖對(duì)表 9 - 2 進(jìn)行化簡(jiǎn)，如圖 9 - 22 所示， 則得 0 _ 10 1 _ 0 1 _ 21 2 _ 1 2 _ 32 3 _ 2 33 BBBBG BBBBG BBBBG BG 式中共有7個(gè)乘積項(xiàng)，它們是 0 160 1 5 1 241 2 3 2 322 3 130 BBPBBP BBPBBP BBPBBPBP 用這些乘積項(xiàng)表示式，可得 650 431 212 03 PPG PPG PPG PG 000

13、11110 00 01 11 10 101198 12131415 G3 B1B0 B3B2 B3 5 00011110 00 01 11 10101198 4567 G2 B1B0 B3B2 B3B2 B3B2 0001 00 01 11 10 13 12 4 5 B1B0 B3B2 5 00011110 00 01 11 10 10 14 9 13 1 56 2 G0 B1B0 B3B2 B1B0 B1B0 1011 23 1110 B2B1 B2B1 G1 圖 9 22 例2化簡(jiǎn)的卡諾圖 B0 B0 B1 B1 B2 B2 B3 B3 G0 G1 G2 G3 P0P1P2P3P4P5P6

14、 圖 9 23 例2的FPLA的陣列圖 4. PAL電路電路 I0I1I2 “或”陣列(固定 的) O0O1O2 “與”陣列(可編程 的) 圖 9 24 PAL的基本結(jié)構(gòu) I O 輸入行 (a) I 輸入、反饋及I/O (b)I/O I 輸入、反饋及I/O (c) 時(shí)鐘 DQ Q EN Q I 輸入、反饋及I/O (d) 時(shí)鐘 DQ Q EN Q F P2 P1 圖 9 25 PAL的四種輸 出結(jié)構(gòu) (a) 專(zhuān)用輸出結(jié)構(gòu)； (b) 可編程I/O結(jié)構(gòu)； (c) 寄 存器輸出結(jié)構(gòu)； (d) 異或型輸出結(jié)構(gòu) 5. GAL電路電路 (1) GAL的基本結(jié)構(gòu)。 8個(gè)輸入緩沖器和8個(gè)輸出反饋/輸入緩沖器。

15、 8個(gè)輸出邏輯宏單元OLMC和8個(gè)三態(tài)緩沖器， 每個(gè) OLMC對(duì)應(yīng)1個(gè)I/O引腳。 由88個(gè)與門(mén)構(gòu)成的與陣列，共形成64個(gè)乘積項(xiàng)， 每個(gè)與門(mén)有32個(gè)輸入項(xiàng)， 由8個(gè)輸入的原變量、反變量(16) 和8個(gè)反饋信號(hào)的原變量、反變量(16)組成，故可編程與陣 列共有3288=2048個(gè)可編程單元。 系統(tǒng)時(shí)鐘CK和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。 OLMC (19) 0 0 1 2 8162431CK 19 OLMC (18) 8 3 18 OLMC (17) 16 4 17 OLMC (16) 24 5 16 OLMC (15) 32 6 15 OLMC (14) 40 7 14 OLMC (13)

16、 48 8 13 OLMC (12) 56 9 12 63 11OE (a) 1 2 3 4 5 6 7 8 9 10 20 19 18 17 16 15 14 13 12 11 GAL 16V8 (b) UCC GND 圖9 26 GAL16V8邏輯圖 (a) 邏輯圖； (b) 引腳圖 P T M U X 1 0 G1 AC0 AC1(n) T S M U X 00 01 10 11 UCC 0 M U X 1 0 I/O(n) Q QD F M U X 10 11 01 00 AC0* AC1(n) AC1(m)* XOR(n) 反饋 來(lái)自與邏輯陣列 CLKOE 來(lái)自鄰級(jí)輸出(m) CLK

17、OE G2 圖 9 27 OLMC的內(nèi)部 結(jié)構(gòu) (2) 結(jié)構(gòu)控制字。 32位 乘積項(xiàng)禁止 4位 XOR(n) 1位 SYN 8位 AC1(n) 1位 AC0 4位 XOR(n) 32位 乘積項(xiàng)禁止 12 15 (n) 12 19 (n) 16 19 (n) PT63PT32PT31PT0 82位 圖 9 28 GAL的結(jié)構(gòu)控制字 表 9 3 OLMC工作模式的配置選擇 CLK NC OLMC(n) OE NC 至另一個(gè)鄰級(jí) I/O(n) NC 來(lái)自鄰級(jí)輸出(m) NC CLKOE NC 反饋 (a) 圖 9 29 OLMC 5種工作模式的等效電路 (a) 專(zhuān)用輸入模式； CLK NC OLMC

18、(n) OE NC I/O(n) NC 來(lái)自鄰級(jí)輸出(m) NC CLKOE NC 反饋 UCC XOR(n) 來(lái)自 與邏輯 陣列 圖 9 29 OLMC 5種工作模式的等效電路 (b) 專(zhuān)用輸出模式； CLK NC OLMC(n) OE NC I/O(n) NC 來(lái)自鄰級(jí)輸出(m) NC CLKOE NC 反饋 (c) XOR(n) 來(lái)自 與邏輯 陣列 圖 9 29 OLMC 5種工作模式的等效電路 (c) 反饋給輸出模式； CLK OLMC(n) OE NC I/O(n) NC 來(lái)自鄰級(jí)輸出(m) CLKOE 反饋 (d) XOR(n) 來(lái)自 與邏輯 陣列 未連 本宏單元 (至寄存器輸出單元)(至寄存器輸出單元) 圖 9 29 OLMC 5種工作模式的等效電路 (d) 時(shí)序電路中的組合模式； CLK OLMC(n) OE I/O(n) NC 來(lái)自鄰級(jí)輸出(m) CLKOE 反饋 (e) XOR(n) 來(lái)自 與邏輯 陣列 NC D Q 圖 9 29 OLMC 5種工作模式的等效電路 (e) 寄存器輸出模式 (3) 行地址映射。 移位寄存器 與陣列或