EDA設計（II）實驗報告數(shù)字電子鐘

1、eda設計（ii）實驗報告院系：自動化學院學號：姓名： 指導老師： 完成時間：2011年5月24日數(shù)字電子鐘目錄1摘要和關鍵字 - 22設計要求 - 33方案論證 - 43.1 工作原理 - 43.2整體結構 - 43.3方案論證 - 44各電路設計原理 - 54.1分頻電路 - 54.2計時電路 - 74.3動顯電路 - 94.4防顫電路 - 114.5報時電路 - 134.6鬧鐘功能 - 144.7總電路圖 - 175方案調試 - 186結論 - 197參考文獻 - 208致謝 - 20摘要本實驗基于quartus軟件設計，并采用vhdl語言及組合電路等方法，并下載到smartsopc實驗

2、系統(tǒng)中實現(xiàn)“多功能數(shù)字電子鐘”。數(shù)字電子鐘鐘完成00:00:00到23:59:59的計時功能，并在控制電路的作用下具有保持、清零、校時、校分、報時、鬧鐘等功能。該系統(tǒng)的組成模塊分別為：分頻電路、計時電路、動顯電路、報時電路和鬧鐘電路。關鍵字quartus 數(shù)字電子鐘 分頻 計時 動顯 報時 鬧鐘abstractthis experiment is based on using the quartus software with vhdl language and composition of circuits, which is downloaded to the smartsopc expe

3、rimental system to complete “a multifunction digital clock”. the digital clock achieved the timing function from 00:00:00 to 23:59:59, and included the function that is maintaining, clearing, hour-checking, minute-checking, clocking and alarming in control circuit. the system is built in: frequency

4、circuit, counting circuit, dynamic circuit, timing circuit and alarming circuit.keywordquartus,digital clock, frequency, counting, dynamic, timing, alarming設計要求利用quartusii軟件設計一個可以實現(xiàn)00:00:00到23:59:59的具有計時功能并在控制電路的作用下可以保持、清零、校時、校分、報時及鬧鐘的數(shù)字電子鐘，并下載到smartsopc實驗系統(tǒng)中進行功能測試。設計基本要求如下：1.數(shù)字鐘能夠進行正常的時、分、秒計時功能；2.數(shù)

5、字鐘分別由六個led數(shù)碼管完成時、分、秒的顯示功能。3.時鐘整點報時功能：當時鐘計到5953”時開始報時，在5953”、5955”和5957”時報時頻率為512hz,，5959”時報時頻率為1khz；4.鬧鐘切換設定功能：該數(shù)字鐘能夠切換顯示屏并且進行鬧鐘時間的設定，在到達設定時間發(fā)出頻率為500hz的聲音。設計控制部分說明：1.k1是系統(tǒng)的使能開關（k1=0時鐘工作，k1=1時鐘保持）；2.k2是系統(tǒng)的清零開關（k2=0時鐘工作，k2=1時鐘清零）；3.k3是系統(tǒng)的校分開關（k3=0正常工作，k3=1時可以快速校分）；4.k4是系統(tǒng)的校時開關（k4=0正常工作，k4=1時可以快速校時）；5.

6、k5是鬧鐘的調分開關（k5=0正常工作，k5=1時鬧鐘快速調分）；6.k6是鬧鐘的調時開關（k6=0正常工作，k6=1時鬧鐘快速調時）；7.k8是動顯的切換開關（k8=0顯示計時電路，k8=1時顯示鬧鐘設定電路）；方案論證1.工作原理數(shù)字電子鐘用集成電路進行計時，用譯碼代替機械傳動，用led顯示器代替指針顯示時間，減小了計時誤差，這種表具有時、分、秒顯示時間的功能，還可以進行時和分的校對。片選的靈活性好。數(shù)字鐘電路的基本結構由兩個60進制計數(shù)器和一個24進制計數(shù)器組成，分別對秒、分、小時進行計時，當計時到23時59分59秒時，再來一個計數(shù)脈沖，則計數(shù)器清零，重新開始計時。時、分、秒的計時結果通

7、過6個數(shù)碼管來動態(tài)顯示。數(shù)字鐘除了能夠正常計時外，還應能夠對時間進行調整，即可以校時校分，另通過外加門電路可實現(xiàn)清零、保持、整點報時和鬧鐘的功能。2.整體結構3.方案論證數(shù)字系統(tǒng)的設計采用自頂向下、由粗到細, 逐步分解的設計方法, 最頂層電路是指系統(tǒng)的整體要求, 最下層是具體的邏輯電路的實現(xiàn)。自頂向下的設計方法將一個復雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進行設計描述, 并且應用eda 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化, 門級電路的布局, 再下載到硬件中實現(xiàn)設計。因此對于數(shù)字鐘來說首先是時分秒的計數(shù)功能，然后能顯示，附帶功能是清零、校時校分、整點報時、鬧鐘。通過參考eda設計實驗指導

8、書，有以下方案：作為頂層文件有輸入端口：時鐘信號，清零開關，校時開關，校分開關、屏幕切換開關；輸出端口有：用于接數(shù)碼管的七段碼輸出口，掃描用于顯示的六個數(shù)碼管的輸出口，接通蜂鳴器的輸出口。底層文件分為：時間計數(shù)模塊。分秒計數(shù)模塊為60計數(shù)，時計數(shù)模塊為24計數(shù)。顯示模塊。顯示模塊由四個六進制計數(shù)器模塊和一個七段譯碼器組成。六進制計數(shù)器為六選一選擇器的選擇判斷端提供輸入信號, 六選一選擇器的選擇輸出端分別接秒個位、秒十位、分個位、分十位和時個位、時十位的選通位用來完成動態(tài)掃描顯示，同時依次輸出秒個位、秒十位、分個位、分十位和時個位、時十位數(shù)向給譯碼模塊。整點報時模塊。當時間到整點時就報時。輸入有

9、時分計數(shù)，時鐘脈沖。鬧鐘模塊。通過校時校分電路確定鬧鐘時間，經(jīng)過比較語句，當計時電路時間與鬧鐘時間一致時，連接蜂鳴器進行報時。各電路設計原理1.分頻電路實驗平臺給定脈沖頻率是48mhz，而本次實驗需要多種頻率的脈沖，如1khz、500hz、1hz，則需設計分頻電路，對48mhz進行分頻。實現(xiàn)方法是對48mhz先進行48分頻，再進行1000分頻最后分別進行1000分頻和2分頻得到需要的頻率。模48分頻電路圖模1000分頻電路圖模2分頻電路圖電路說明：以模48分頻器設計為例。在模48分頻器電路中，選擇74160為基本元件。當計數(shù)到47時，模48的q_ge3、q_shi2接與非門加至同步置數(shù)端ldn

10、，從而實現(xiàn)正常計數(shù)。合成模塊分別如下： 仿真波形：模48分頻仿真圖 模1000分頻仿真圖模2分頻仿真圖分頻電路如下： 分頻電路合成模塊如下：2.計時電路由于計時電路要實現(xiàn)時分秒的計時，故我們需要設計模六十、模二十四計數(shù)器用來表示時間。實現(xiàn)方法：由2個模60計數(shù)器和1個模24計數(shù)器構成秒、分、時位的計數(shù)。模60電路實現(xiàn)分秒計時，模24實現(xiàn)時計時。分時清零端分別接入校分、校時開關，選擇接通1hz校對或正常計時；各清零端接入清零開關，實現(xiàn)立即清零。模60計時電路圖模24計時電路圖電路說明：以模24計數(shù)器為例。在24小時計時電路中，選擇74160為基本元件。當60分鐘計時電路計數(shù)至59秒時，模60的q

11、_ge0、q_ge3、q_shi0、q_shi2接與非門產(chǎn)生的進位信號接clk；當24小時計時電路計數(shù)到23的時候，qh_ge0、qh_ge1、qh_shi1接與非門加至同步置數(shù)ldn，從而實現(xiàn)正常計數(shù)。其中的clrn是清零端，以實現(xiàn)清零功能。合成模塊分別如下： 仿真波形:模60計時仿真圖模24計時仿真圖計時電路如下：計時電路合成模塊如下：3.動顯電路譯碼顯示部分采用了動態(tài)顯示,即每個時刻只有1個數(shù)碼管在工作，各個數(shù)碼管依次輪流工作，故需要輪流選通六組數(shù)據(jù)(時分秒各兩位)，這樣需要一個模六的序列發(fā)生器，根據(jù)clk的頻率快速掃描產(chǎn)生的地址值作為使能控制信號，依次按照000，001，010，011

12、，100，101順序循環(huán)，由這三位地址碼選出4位bcd碼，并對應地進行輸出至顯示譯碼（三-八譯碼器）中去。與此同時，將模六序列發(fā)生器產(chǎn)生的地址值送到led管上去，此時只有一個數(shù)碼管在工作，所以工作數(shù)碼管顯示正確數(shù)據(jù)。由于數(shù)碼管依次顯示的頻率較高，而人眼存在視覺暫留，分辨不出數(shù)碼管是閃爍的。顯示譯碼電路模塊的結構框圖動顯電路如下：動顯電路合成模塊如下：4.防顫電路由于校分、校時由機械開關控制，不可避免地產(chǎn)生抖動，使得在實際調整過程中產(chǎn)生跳位退位等不理想效果，為此在設計過程中除考慮基本功能外還需考慮加入防抖動部分。防顫功能：設計加入一個鎖存器來防止抖動干擾。使得只有時鐘脈沖來臨時的信號被讀入鎖存器

13、，其非平穩(wěn)狀態(tài)無法讀入。防顫電路如下：防顫電路合成模塊如下：保持功能：由于在調校過程中需要把其他位置上的信號鎖住，故還需要提供保持功能。因為停住了秒鐘信號其他時鐘信號就無法跳動了，故保持電路只需要收到調校信號后讓秒鐘使能無效即可，故利用and模塊，使得k1=0正常工作，k1=1時鐘保持不變。保持電路如下：校分校時功能：由于校分和校時內(nèi)部功能一樣，只有正常情況下的進位信號不同，故設計同一個模塊進行控制，通過2選1選擇器，當k=0正常工作，k=1時可以快速校分。校分電路如下：清零功能：由于清零信號只需要對各時鐘模塊進行清零，不存在抖動影響控制效果的情況故不需要防抖動裝置，故設計中把清零開關直接接到

14、各模塊的清零端。5.報時模塊報時電路要實現(xiàn)以下功能：當時鐘計到5953”時開始報時，在5953”, 5955”,5957” 時報時頻率為512hz，5959”時報時頻率為1khz。為實現(xiàn)該功能，需要判斷分鐘秒鐘的十位和個位。由于分鐘只有一個狀態(tài)：59，而秒鐘有53、55、57和59四個狀態(tài)，故設計時把兩模塊分開制作。 根據(jù)上述功能列出邏輯表達式：f =5953”f3+5955”f3+5957”f3+5959”f4=5951”(2”f3+4”f3+6”f3+8”f4)=整點報時總電路圖如下：電路說明：qm_shi3、qm_shi1、qs_ge4、qs_ge3、qs_ge2、qs_ge1分別為秒鐘

15、十位的第三位、第一位，秒鐘個位的第四、第三、第二、第一位(從高位到低位)，輸出為頻率信號。 整點報時總電路圖合成模塊如下：6.鬧鐘電路鬧鐘功能的描述：可對鬧鐘進行設定，僅設定小時和分鐘，調校時不顯示秒鐘。調校過程不影響時鐘正常工作。當顯示時間與鬧鐘設定的時間(即時鐘和分鐘一致)時，進行報時。鬧鐘具有清零、使能功能。對于上述功能，做如下描述：首先要實現(xiàn)一屏雙顯功能，即是一組led管在不同的控制信號下分別顯示數(shù)據(jù)。這樣我們就需要一個數(shù)據(jù)選擇器，控制選擇顯示鬧鐘時間或現(xiàn)實時間。切換電路vhdl語言描述如下： architecture behave of qiehuandianlu isbeginbe

16、ep=beep_cnt or beep_naozhg;process(key8)beginif(key8=0)thendisp_out(0)=jishi_out(0);dig_out(0)=dig_cnt(0);disp_out(1)=jishi_out(1);dig_out(1)=dig_cnt(1);disp_out(2)=jishi_out(2);dig_out(2)=dig_cnt(2);disp_out(3)=jishi_out(3);dig_out(3)=dig_cnt(3);disp_out(4)=jishi_out(4);dig_out(4)=dig_cnt(4);disp_o

17、ut(5)=jishi_out(5);dig_out(5)=dig_cnt(5);disp_out(6)=jishi_out(6);elsedisp_out(0)=naozhong_out(0);dig_out(0)=dig_nzhg(0);disp_out(1)=naozhong_out(1);dig_out(1)=dig_nzhg(1);disp_out(2)=naozhong_out(2);dig_out(2)=dig_nzhg(2);disp_out(3)=naozhong_out(3);dig_out(3)=dig_nzhg(3);disp_out(4)=naozhong_out(4

18、);dig_out(4)=dig_nzhg(4);disp_out(5)=naozhong_out(5);dig_out(5)=dig_nzhg(5);disp_out(6)=naozhong_out(6);end if;end process;end behave;切換電路合成模塊如下：為了設定鬧鐘，可按如上述校分校時一樣的思路，通過1hz脈沖來自動控制其運行。同樣該開關可能帶來抖動影響設定，所以同樣要加上一個防抖動裝置。這樣我們需要一個模六十計數(shù)器、模二十四計數(shù)器、防抖動裝置。這三個模塊上述設計中已經(jīng)描述過，故不再討論。鬧設電路如下：鬧設電路合成模塊如下： 要實現(xiàn)顯示時鐘與鬧鐘時間一致時進

19、行報時，則需要響鬧電路且對于分或時都需要比較十位和個位。響鬧電路vhdl語言描述如下：architecture behave of xiangnaodianlu issignal temp:std_logic;beginbeep=temp;process(data_sm1,data_sm2,data_sh1,data_sh2)beginif(key5=0 and key6=0) thenif(data_m1=data_sm1 and data_m2=data_sm2 and data_h1=data_sh1 and data_h2=data_sh2)thentemp=clk_500;else

20、temp=0;end if;end if;end process;end behave;響鬧電路合成模塊如下：7.總電路圖方案調試1.編譯當編譯某個文件時，先將這個文件置頂，然后按 鍵，若有錯誤，修改軟件指出的錯誤；若無錯誤，即編譯成功。2.仿真新建“vector waveform file”文件，然后選擇“insert”，改變輸入信號的值，保存文件，點擊processing里面的simulating tool。當進行timing仿真時，在simulation input里面選擇剛剛建立的vwf文件，勾選overwrite simulation input file with simulati

21、on results，點擊start，即開始仿真，再點擊open，即可觀察波形；當進行functional仿真時，在start前，需先點擊generate functional simulation netlist，形成功能文件，然后再重復timing仿真的動作即可。3.下載首先對置頂文件進行編譯，選擇assignments里面的device里面的device & pin options，修改unused pins為as input tri-stated。然后選擇assignments里面的pins，在對應地引腳的location中輸入適當?shù)囊_號（管腳分配），輸入完成后，對剛才的文件再編譯一次。最后點擊，勾選program/configure后即可start。下載測試后，按復位鍵后數(shù)碼管顯示0時0分0秒開始計數(shù)，分秒時計數(shù)都正確。按動調分鍵或調小時鍵后，分位或小時位開始自加，再按鍵后停止。當時間到整點時會有報時，按動停止鍵停止報時，不按此鍵時自動到十秒后停止報時。設計結果達到要求。管腳分配圖結論經(jīng)過本次實驗加深了對eda的了解，掌握了一定的vdhl語言編寫和邏輯