基本門電路和數(shù)值比較器的設計

1、長沙理工大學長沙理工大學 計算機硬件綜合課程設計報告計算機硬件綜合課程設計報告 基本門電路基本門電路 和數(shù)值比較器的設計和數(shù)值比較器的設計 呂健輝呂健輝 學學 院院 計算機與通信工程計算機與通信工程 專專 業(yè)業(yè) 計算機科學與技術(shù)計算機科學與技術(shù) 班班 級級 085010502 學學 號號 200550080232 學生姓名學生姓名 呂健輝呂健輝 指導教師指導教師 肖曉麗肖曉麗 課程成績課程成績 完成日期完成日期 2008 年年 1 月月 18 日日 課程設計任務書課程設計任務書 計算機與通信工程學院 計算機科學與技術(shù)專業(yè) 課程名稱 計算機組成原理 課程設計 時間 20072008 學年第一學期

2、 1920 周 學生姓名呂健輝指導老師肖曉麗 題 目基本門電路和數(shù)值比較器的設計 主要內(nèi)容：利用 vhdl 設計基本門電路和數(shù)值比較電路模塊，并使用 eda 工具對各模塊進行仿真驗證?；鹃T電路模塊中包含與門、或門、異或門等 6 個基本電路。數(shù)值比較器模塊用來實現(xiàn)兩個數(shù)值比較，結(jié)果用特定的二進制編 碼來表示 1。 要求： （1）通過設計計算機各組成部件的器件、設計指令系統(tǒng)及對應的模型機、做復 雜模型機的實驗, cpu 系統(tǒng)與存儲器擴展設計、接口技術(shù)應用設計等課題，掌握 計算機組成和接口技術(shù)的基本分析方法和設計方法,加深和鞏固對理論教學和實 驗教學內(nèi)容的掌握，進一步建立計算機系統(tǒng)整體概念，初步掌

3、握微機硬件開發(fā) 方法，為以后進行實際的計算機軟、硬件應用開發(fā)打下良好的基礎(chǔ)。 （2）熟練操作設計所用的軟硬件系統(tǒng)：tdn-cm+實驗系統(tǒng)或 eda 軟件。 （3）按要求編寫課程設計報告，正確繪制程序流程圖、實驗接線圖等，正確闡 述設計原理、方法和實驗結(jié)果。 （4）通過課程設計培養(yǎng)學生嚴謹?shù)目茖W態(tài)度，認真地工作作風和團隊協(xié)作精神。 （5）在老師的指導下，要求每個學生獨立完成課程設計報告的全部內(nèi)容。 應當提交的文件： （1）課程設計報告。 （2）課程設計附件（源程序、各類圖紙、實驗數(shù)據(jù)、運行截圖等 1） 。 課程設計成績評定課程設計成績評定 學學 院院 計算機與通信工程計算機與通信工程 專專 業(yè)業(yè)

4、 計算機科學與技術(shù)計算機科學與技術(shù) 班班 級級 計計 05-0205-02 學學 號號 200550080232200550080232 學生姓名學生姓名 呂健輝呂健輝 指導教師指導教師 肖曉麗肖曉麗 課程成績課程成績 完成日期完成日期 2008.1.182008.1.18 指導教師對學生在課程設計中的評價指導教師對學生在課程設計中的評價 評分項目優(yōu)良中及格不及格 課程設計中的創(chuàng)造性成果 學生掌握課程內(nèi)容的程度 課程設計完成情況 課程設計動手 能力 文字表達 學習態(tài)度 規(guī)范要求 課程設計論文的質(zhì)量 指導教師對課程設計的評定意見指導教師對課程設計的評定意見 綜合成績 指導教師簽字 年 月 日 基

5、本門電路基本門電路 和數(shù)值比較器的設計和數(shù)值比較器的設計 學生姓名：呂健輝學生姓名：呂健輝 指導老師：肖曉麗指導老師：肖曉麗 摘摘 要要 系統(tǒng)采用 eda 技術(shù)設計基本門電路和數(shù)值比較器中的兩個部分，基本門電路 模塊中包含與門、或門、異或門等 6 個基本電路。數(shù)值比較器模塊用來實現(xiàn)兩個數(shù)值 比較，結(jié)果用特定的二進制編碼來表示。系統(tǒng)采用硬件描述語言 vhdl 把電路按模塊 化方式進行設計，然后進行編程、時序仿真等。各個模塊的結(jié)構(gòu)簡單，使用方便，具 有一定的應用價值。 關(guān)鍵字關(guān)鍵字 門電路；eda；vhdl；數(shù)值比較 目錄目錄 1 引 言 .1 1.1 設計的目的 .1 1.2 設計的基本內(nèi)容 .

6、1 2 eda、vhdl 簡介.1 2.1 eda 技術(shù).1 2.2 硬件描述語言vhdl .2 3 設計規(guī)劃過程 .4 3.1 基本門電路工作原理.4 3.2 數(shù)值比較器的工作原理.4 3.3 課程設計中各個模塊的設計.5 結(jié)束語 .9 參考文獻 .11 附錄 .12 1 引引 言言 20世紀60年代初，美國德克薩斯儀器公司ti（texas instruments）將各種基本邏 輯電路以及連線制作在一片體積很小的硅片上，經(jīng)過封裝后提供給用戶使用，這就是 集成電路。從先前的采用半導體技術(shù)實現(xiàn)的計算機到現(xiàn)在廣泛應用的采用高集成度芯 片實現(xiàn)的計算機?；鹃T電路和數(shù)值比較器作為計算機原理中的一個元件

7、，因而成為 深入研究和了解基本邏輯電路的基石。本設計主要介紹的是一個基于超高速硬件描述 語言vhdl對基本門電路和數(shù)值比較器電路進行編程實現(xiàn)。 1.1 設計的目的設計的目的 本次設計的目的就是在掌握 eda 實驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，深入了解計算 機組成的一些基本原理。并以計算機組成原理為指導，掌握計算機基本門電路和數(shù)值 比較器電路的設計方法和思想。通過學習的 vhdl 語言結(jié)合所學的計算機組成原理知 識，理論聯(lián)系實際，提高 ic 設計能力，提高分析、解決計算機技術(shù)實際問題的獨立工 作能力。 1.2 設計的基本內(nèi)容設計的基本內(nèi)容 利用 vhdl 設計基本門電路和數(shù)值比較電路模塊，并使用 e

8、da 工具對各模塊進行 仿真驗證。基本門電路模塊中包含與門、或門、異或門等 6 個基本電路。數(shù)值比較器 模塊用來實現(xiàn)兩個數(shù)值比較，結(jié)果用特定的二進制編碼來表示。 2 eda、vhdl 簡介簡介 2.1 eda 技術(shù)技術(shù) eda 是電子設計自動化（electronic design automation）的縮寫，在 20 世紀 90 年代初從計算機輔助設計（cad） 、計算機輔助制造（cam） 、計算機輔助測試 （cat）和計算機輔助工程（cae）的概念發(fā)展而來的。eda 技術(shù)就是以計算機為工 具，設計者在 eda 軟件平臺上，用硬件描述語言 hdl 完成設計文件，然后由計算機 自動地完成邏輯編

9、譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定 目標芯片的適配編譯、邏輯映射和編程下載等工作。eda 技術(shù)的出現(xiàn)，極大地提高了 電路設計的效率和可*性，減輕了設計者的勞動強度。 2.2 硬件描述語言硬件描述語言vhdl vhdl 的簡介的簡介 vhdl 語言是一種用于電路設計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由 美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較 小的設計語言 。但是，由于它在一定程度上滿足了當時的設計需求，于是他在 1987 年成為 a i/ieee 的標準（ieee std 1076-1987） 。1993 年更進一步修訂，變

10、得更加完 備，成為 a i/ieee 的 a i/ieee std 1076-1993 標準。目前，大多數(shù)的 cad 廠商出品 的 eda 軟件都兼容了這種標準。vhdl 的英文全寫是：vhsic（very high eed integrated circuit）hardware descriptiong language.翻譯成中文就是超高速集成 電路硬件描述語言。因此它的應用主要是應用在數(shù)字電路的設計中。目前，它在中國 的應用多數(shù)是用在 fpga/cpld/epld 的設計中。當然在一些實力較為雄厚的單位，它也 被用來設計 asic。 vhdl 語言的特點語言的特點 應用 vhdl 進行系

11、統(tǒng)設計，有以下幾方面的特點： （一）功能強大。 vhdl 具有功能強大的語言結(jié)構(gòu)。它可以用明確的代碼描述復雜的控制邏輯設計。 并且具有多層次的設計描述功能，支持設計庫和可重復使用的元件生成。vhdl 是一 種設計、仿真和綜合的標準硬件描述語言。 （二）可移植性。 vhdl 語言是一個標準語言，其設計描述可以為不同的 eda 工具支持。它可以從 一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一 個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為 asic 設計。 （三）獨立性。 vhdl 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設計者可以不懂硬件的

12、結(jié) 構(gòu)，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。程序設計的硬件 目標器件有廣闊的選擇范圍，可以是各系列的 cpld、fpga 及各種門陣列器件。 （四）可操作性。 由于 vhdl 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設計，在不改 變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結(jié) 構(gòu)。 （五）靈活性。 vhdl 最初是作為一種仿真標準格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使 其在任何大系統(tǒng)的設計中，隨時可對設計進行仿真模擬。所以，即使在原離門級的高 層次（即使設計尚未完成時），設計者就能夠?qū)φ麄€工程設計的結(jié)構(gòu)和功能的可行性 進行查驗，并做出

13、決策。 vhdl 的設計流程的設計流程 用高級語言設計電路的流程： 在用高級語言來設計電路時,主要的過程是這樣的： （1）使用文本編輯器輸入設計源文件(你可以使用任何一種文本編輯器。但是， 為了提高輸入的效率，你可以用某些專用的編輯器，如：hdl editor，tubor writer 或 者一些 eda 工具軟件集成的 hdl 編輯器)。 （2）使用編譯工具編譯源文件。hdl 的編譯器有很多，active 公司， modelsim 公司，synplicity 公司，synopsys 公司，veribest 公司等都有自 己的編譯器。 （3）功能仿真。對于某些人而言，仿真這一步似乎是可有可無的

14、。但是對于一個 可靠的設計而言，任何設計最好都進行仿真，以保證設計的可靠性。另外，對于作為 一個獨立的設計項目而言，仿真文件的提供足可以證明你設計的完整性。 （4）綜合。綜合的目的是在于將設計的源文件由語言轉(zhuǎn)換為實際的電路。這一部 分的最終目的是生成門電路級的網(wǎng)表（netlist） 。 （5）布局、布線。這一步的目的是生成用于編程 programming 的編程文件。 在這一步，將用到第（4）步生成的網(wǎng)表并根據(jù) cpld/fpg 廠商的器件容量，結(jié)構(gòu)等進 行布局、布線。這就好像在設計 pcb 時的布局布線一樣。先將各個設計中的門根據(jù)網(wǎng) 表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中

15、提供的各門的連接， 把各個門的輸入輸出連接起來。最后，生成一個供編程的文件。這一步同時還會加一 些時序信息到你的設計項目中去，以便與你做后仿真。 （6）后仿真。這一步主要是為了確定你的設計在經(jīng)過布局布線之后，是不是還滿 足你的設計要求。如果設計的電路的時延滿足要求的話，則就編程了！ 3 設計規(guī)劃過程設計規(guī)劃過程 3.1 基本門電路工作原理基本門電路工作原理 使用 vhdl 中的關(guān)系運算符實現(xiàn)各種門電路。門電路框圖如圖 3.1 所示。 logic inst a a b b clkclk key 5.0key 5.0 c c 圖圖 3.1 基本門電路框圖基本門電路框圖 3.2 數(shù)值比較器的工作原理

16、數(shù)值比較器的工作原理 利用 if_then_else 表達的 vhdl 順序語句的方式，描述了一個數(shù)值比較器的電 路行為，真值表如圖 3.2 所示，實驗模塊如圖 3.3 所示。結(jié)構(gòu)體中的 if 語句類似于軟 件語言，比較符合人的思維，但寫像 if 這樣的條件語句一定要注意條件的“完整性” 與“不完整性” ， “完整”指列出了條件的所有可能及其對應的操作。完整的條件語句 只能構(gòu)成組合邏輯電路，不完整的條件語句將引進寄存器，從而構(gòu)成時序電路。這兩 者無所謂對錯，只是要根據(jù)自己的目的謹慎選擇。隨意寫出的 if 或其他條件語句往往 使綜合結(jié)果與自己的本意相差甚遠。 輸 入輸 出 a by1 y2 y3

17、 a b 1 0 0 a = b0 1 0 a b0 0 0 圖圖 3.2 輸入輸出關(guān)系輸入輸出關(guān)系 a3.0 b3.0 y1 y3 y2 圖圖 3.3 比較器的框圖比較器的框圖 3.3 課程設計中各個模塊的設計課程設計中各個模塊的設計 課程設計中各個模塊由 vhdl 實現(xiàn)后，利用 eda 工具對各模塊進行了時序仿真 （timing simulation） ，其目的是通過時序可以更清楚的了解程序的工作過程。 1. 基本門電路模塊 基本門電路可由 vhdl 程序來實現(xiàn)，下面是其中的一段 vhdl 代碼： process(clk,key) begin if (key=111111) then cn

18、t01999999 then cnt0=0;temp=key; else cnt0cccccccb then -ab y1=1; y2=0; y3=0; elsif a=b then -a=b y1=0; y2=1; y3=0; elsif ab then -ab y1=0; y2=0; y3b,y1=1,y2=y3=0;當輸入信號 a=0,b=1 時，輸出為 ab,y1=0,y2=0,y3=1;當輸入信號 a=1,b=1 時，輸出信號為 a=b,y1=0,y2=1,y3=0。 數(shù)值比較器的引腳分配圖如圖 3.7 所示： 圖圖 3.7 數(shù)值比較器的引腳分配圖數(shù)值比較器的引腳分配圖 結(jié)束語結(jié)束語

19、 通過兩星期的緊張工作，最后完成了我的設計任務基于 vhdl 基本門電路和 數(shù)值比較器電路的設計。通過本次課程設計的學習，我深深的體會到設計課的重要性 和目的性所在。本次設計課不僅僅培養(yǎng)了我們實際操作能力，也培養(yǎng)了我們靈活運用 課本知識，理論聯(lián)系實際，獨立自主的進行設計的能力。它不僅僅是一個學習新知識 新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己 的缺陷所在，從而查漏補缺。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學 以致用。 在設計中要求我要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導 致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設

20、計和設計中遇 到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設計工作會有一定的幫助。在 應用 vhdl 的過程中讓我真正領(lǐng)會到了其并行運行與其他軟件（c 語言）順序執(zhí)行的 差別及其在電路設計上的優(yōu)越性。用 vhdl 硬件描述語言的形式來進行數(shù)字系統(tǒng)的設 計方便靈活，利用 eda 軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生 的錯誤，降低了開發(fā)成本，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā)揮越來越重 要的作用。 致謝致謝 本設計是在肖曉麗老師的精心指導和嚴格要求下完成的，從課題選擇到具體設計 和調(diào)試，都得到肖老師的悉心指導，無不凝聚著肖老師的心血和汗水，她多次為我指 點迷津，幫助我開拓設計思路，精心點撥、熱忱鼓勵。她淵博的知識、開闊的視野和 敏銳的思維給了我深深的啟迪。通過這次課程設計我從肖老師那學到不少有用的知識， 也積累了一定的電路設計的經(jīng)驗。 參考文獻參考文獻 1潘松.vhdl 實用教程m.成都:電子科技大學出版社,2000 2 侯伯亨,顧新.vhdl 硬件描述語言及數(shù)字邏輯電路設