異步FIFO結(jié)構(gòu)及FPGA設計

1、異步 FIFO 結(jié)構(gòu)及 FPGA設計摘要：首先介紹異步 FIFO的概念、應用及其結(jié)構(gòu)，然后分析實現(xiàn)異步FIFO 的難點問題及其解決辦法；在傳統(tǒng)設計的基礎上提出一種新穎的電路結(jié)構(gòu)并對其進行綜合仿真和FPGA實現(xiàn)。關鍵詞 ：異步電路 FIFO 亞穩(wěn)態(tài) 格雷碼1 異步 FIFO 介紹在現(xiàn)代的集成電路芯片中，隨著設計規(guī)模的不斷擴大，一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘域帶來的一個問題就是，如何設 計異步時鐘之間的接口電路。異步 FIFO(First In First Out)是解決這個問題一種簡便、快捷的解決方案。使用異步 FIFO可以在兩個不同時鐘系統(tǒng)之間快速而方便地傳輸實時數(shù)據(jù)。在網(wǎng)絡接口、圖像處理

2、等方面，異步 FIFO 得到了廣泛的應用。異步 FIFO是一種先進先出的電路， 使用在需要產(chǎn)時數(shù)據(jù)接口的部分， 用來存儲、 緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步 電路中， 由于時鐘之間周期和相位完全獨立， 因而數(shù)據(jù)的丟失概率不為零。如何設計一個高可靠性、 高速的異步 FIFO 電路便成 為一個難點。本文介紹解決這一問題的一種方法。由圖 1 可以看出：整個系統(tǒng)分為兩個完全獨立的時鐘域讀時鐘域和寫時間域； FIFO 的存儲介質(zhì)為一塊雙端口 RAM，可以同 時進行讀寫操作。在寫時鐘域部分，由寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號和寫地址；讀時鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信 號和讀地址。在空 /滿標志產(chǎn)

3、生部分，由讀寫地址相互比較產(chǎn)生空/ 滿標志。2 異步 FIFO 的設計難點設計異步 FIFO 有兩個難點： 一是如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)； 二是如何正確地設計空、 滿以及幾乎滿等信號的 控制電路。下面闡述解決問題的具體方法。2.1 亞穩(wěn)態(tài)問題的解決在數(shù)字集成電路中， 觸發(fā)器要滿足 setup/hold 的時間要求。 當一個信號被寄存器鎖存時， 如果信號和時鐘之間不滿足這個要求， Q端的值是不確定的，并且在未知的時刻會固定到高電平或低電平。這個過程稱為亞穩(wěn)態(tài)(Metastability )。圖 2 所示為異步時鐘和亞穩(wěn)態(tài)，圖中 clka 和 clkb 為異步時鐘。亞穩(wěn)態(tài)必定會發(fā)生在

4、異步 FIFO中。圖中在異步 FIFO 中，電路外部的輸入和內(nèi)部的時鐘之間是毫無時間關系的，因此 setup/hold沖突是必然的；同在電路內(nèi)部的兩個沒有關系的時鐘域之間的信號傳遞，也必須會導致 setup/hold 沖突。雖然亞穩(wěn)態(tài)是不可避免的，但是，下面的設計改進可以將其發(fā)生的概率降低到一個可以接受的程度。對寫地址 / 讀地址采用格雷碼。 由實踐可知， 同步多個異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠遠大于同步一個異步信號的概率。 對 多個觸發(fā)器的輸出所組成的寫地址 / 讀地址可以采用格雷碼。 由于格雷碼每次只變化一位， 采用格雷碼可以有效地減少亞穩(wěn)態(tài)的 產(chǎn)生。采用觸發(fā)器來同步異步輸入信號，如圖 3

5、 中的兩極觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個很小的程度。但是，正如圖 3 所示，這種方法同時帶來了對輸入信號的一級延時，需要在設計時鐘的時候加以注意。2.2 空/ 滿標志的產(chǎn)生空/滿標志的產(chǎn)生 FIFO 的核心部分。如何正確設計此部分的邏輯，直接影響到FIFO 的性能?？?/ 滿標志產(chǎn)生的原則是： 寫滿不溢出， 讀空不多讀。 即無論在什么進修， 都不應出現(xiàn)讀寫地址同時對一個存儲器地址操作的情 況。在讀寫地址相等或相差一個或多個地址的時候，滿標志應該有效，表示此時FIFO已滿，外部電路應對 FIFO 發(fā)數(shù)據(jù)。在滿信號有效時寫數(shù)據(jù)，應根據(jù)設計的要求，或保持、或拋棄重發(fā)。同理，空標志的產(chǎn)生也是如

6、此，即：空標志=（| 寫地址 -讀地址|=預定值 ）AND（寫地址超前讀地址）滿標志 =（| 寫地址 - 讀地址 |= 預定值） AND（讀地址超前寫地址 ）最直接的做法是， 采用讀寫地址相比較來產(chǎn)生空滿標志。如圖 4 所示，當讀寫地址的差值等于一個預設值的時候， 空/ 滿信號被 置位。這種實現(xiàn)方法邏輯簡單，但它是減法器形成的一個比較大的組合邏輯，因而限制了FIFO 的速度。所以，一般只采用相等不相等的比較邏輯，避免使用減法器。圖5 是另外一種常用的設計，比較器只對讀寫地址比較是否相等。在讀寫地址相等的時候有兩種情況：滿或者空。所以，附加 了一個并行的區(qū)間判斷邏輯來指示是空還是滿。 這個區(qū)間判

7、斷邏輯將整個地址空間分為幾個部分， 以指示讀寫地址的相對位置。 這種做法提高了整個電路的速度，但是也有其缺點。主要是直接采用讀寫地址等于不等于的比較邏輯來進行空 / 滿標志的判斷， 可以帶來誤判。3 新穎的 FIF0 空 / 滿標志控制邏輯3.1 對讀寫地址的分析由以上對 FIFO 的分析可以看出，由地址直接相減和將地址相互比較產(chǎn)生空/滿標志都不可取。如何簡單地進行直接比較，又不提高邏輯的復雜程度呢？對地址加延時可以做到這一點。設讀地址為 Rd_bin_addr ，用讀地址 Rd_addr 產(chǎn)生讀地址的格雷碼Rd_next_gray_addr, 將 Rd_next_gray_addr 延一拍得

8、到 Rd_gray_addr, 再將 Rd_gray_addr 延一拍得到 Rd_last_gray_addr 。在 絕對時間上， Rd_next_gray_addr 、Rd_gray_addr 、Rd_last_gray_addr 這些地址先后關系， 從大到小排列， 并且相差一個地址， 如圖 6 所示。寫地址的格雷碼的產(chǎn)生也與此類似，即：Wt_next_gray_addr 、 Wt_gray_addr 、 Wt_last_gray_addr 。利用這 6 個格雷碼進行比較，同時加上讀寫使能，就能方便而靈活地產(chǎn)生空 / 滿標志。以空標志 Empty 的產(chǎn)生為例， 當讀寫格雷碼地址相等或者 FI

9、FO 內(nèi)還剩下一個深度的字， 并且正在不空的情況下執(zhí)行讀操作， 這 時 Emptr 標志應該置為有效(高電平有效)。即 EMPTY=(Rd_gray_addr=Wt_gray_addr)and(Read_enable=1) 或 EMPTY=(Rd_next_gray_addr=Wt_gray_addr)and(Read_enable=1)同理可類推滿標志的產(chǎn)生邏輯。3.2 基于延時格雷碼的 FIFO 標志產(chǎn)生邏輯圖7 是使用上述思想設計的地址產(chǎn)生和標志產(chǎn)生的邏輯。首先，在地址產(chǎn)生部分，將產(chǎn)生的格雷碼地址加一級延時，利用其前 一級地址與當前的讀地址作比較。其次，在空/ 滿標志有效的時候，采用了內(nèi)

10、部保護機制，不使讀/ 寫地址進一步增加而出現(xiàn)讀寫地址共同對一個存儲單元操作的現(xiàn)象。3.3 仿真信號波形 利用圖 7電路設計的思想構(gòu)造了一個 256 8的FIFO，用 MODELSIM進行仿真。圖 8為系統(tǒng)中主要信號對讀空情況的仿真波形。圖8中， WDATA為寫數(shù)據(jù)， RDATA為讀數(shù)據(jù)， WCLK為寫時鐘， RCLK為讀時鐘， REMPTY為空信號， AEMPTY的幾乎空信號， RPTR 為讀地址 WPTR為寫地址， RGNEXT為下一位讀地址格雷碼， RBIN 讀地址二進制， RBNEXT為下一位讀地址的二進制碼。由圖 8 可以看出， 由于讀時鐘高于寫時鐘， 讀地址逐漸趕上寫地址， 其中由

11、AEMPTY信號指示讀地址和寫地址的接近程度。 當這 個信號足夠長而被觸發(fā)器捕捉到時，真正的空信號REMPTY有效。4 電路優(yōu)點的分析 由圖 7 可見，該電路最大的瓶頸為二進制到格雷碼和比較器的延時之和。由于這兩個組合邏輯的延時都很小，因此該電路的速 度很高。經(jīng)測試，在 Xilinx 的 FPGA中，時鐘頻率可達 140MHz。另外，由于將異步的滿信號加了一級鎖存，從而輸出了可靠而 穩(wěn)定的標志。5 總結(jié) 在實際工作中，分別用圖 4、圖 5與圖 7中所示的邏輯實現(xiàn)了一個 2568的 FIFO。綜合工具為 SYNPLIFY7.0，由 Foundation Series 3.3i 布局布線后燒入 Xilinx 公司的 WirtexEV10