EDA數(shù)字時(shí)鐘設(shè)計(jì)作業(yè)(總12頁

1、安陽工學(xué)院電子信息與電氣工程學(xué)院EDA技術(shù)課程大作業(yè)題目： 數(shù)字時(shí)鐘的設(shè)計(jì) 班級： 13級電氣自動(dòng)化技術(shù)一班評分標(biāo)準(zhǔn)：1、 設(shè)計(jì)和結(jié)論正確，分析清晰合理。 40%2、 大作業(yè)報(bào)告闡述清晰，格式規(guī)范。 30%3、 陳述清晰，回答問題正確。 30%大作業(yè)成績姓名學(xué)號(hào)個(gè)人貢獻(xiàn)百分比（學(xué)生自評）教師評分回答問題總成績總成績=T+J*40%+(J+J*(X-1/N)*30%T為回答問題成績，J為教師成績，X為學(xué)生自評分值，N為小組人數(shù)數(shù)字時(shí)鐘的設(shè)計(jì)1. 設(shè)計(jì)任務(wù)設(shè)計(jì)一款數(shù)字電子時(shí)鐘，具體要求如下：1：輸入條件：50MHz時(shí)鐘，2個(gè)輸入按鍵；2：功能實(shí)現(xiàn)：具有顯示時(shí)、分、秒功能；采用LED數(shù)碼管顯示；具有

2、對時(shí)功能，對時(shí)精確到分，對時(shí)采用按鍵作為輸入信號(hào)。2. 設(shè)計(jì)方案 要實(shí)現(xiàn)一個(gè)數(shù)字時(shí)鐘小系統(tǒng)，整個(gè)系統(tǒng)由主要模塊電路模塊和外部輸入輸出以及顯示模塊組成。首先分別實(shí)現(xiàn)單個(gè)模塊的功能，然后再通過級聯(lián)組合的方式實(shí)現(xiàn)對整個(gè)系統(tǒng)的設(shè)計(jì)。其中，主要模塊有六個(gè)。它包括脈沖信號(hào)產(chǎn)生模塊、時(shí)間計(jì)數(shù)模塊（計(jì)數(shù)模塊又分為分計(jì)數(shù)模塊、秒計(jì)數(shù)模塊、時(shí)計(jì)數(shù)模塊）、譯碼顯示模塊、復(fù)位模塊、調(diào)節(jié)模塊。各個(gè)模塊先用EDA技術(shù)中的VHDL語言編程仿真，再生成各個(gè)小模塊的模擬元件，再元件例化，根據(jù)設(shè)計(jì)連接電路實(shí)現(xiàn)數(shù)字電子鐘小系統(tǒng)。通過分頻，產(chǎn)生1HZ的時(shí)鐘信號(hào)；分別設(shè)計(jì)秒計(jì)時(shí)，分計(jì)時(shí)，時(shí)計(jì)時(shí)，秒計(jì)時(shí)用上面的時(shí)鐘信號(hào)1HZ產(chǎn)生，分計(jì)時(shí)

3、也是60一清零，分計(jì)時(shí)的時(shí)鐘用的是秒計(jì)時(shí)的進(jìn)位信號(hào)，時(shí)計(jì)時(shí)用的是24一清零，CLK是分的進(jìn)位，顯示模塊用的是7段共陽數(shù)碼管，用來顯示數(shù)字。具體的思想如下圖1所示顯示模塊數(shù)碼管計(jì)時(shí)模塊Clk分頻模塊控制模塊3. 方案實(shí)施 1分頻器模塊1：模塊說明：輸入一個(gè)頻率為50MHz的CLK，利用計(jì)數(shù)器分出1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。2：源程序：LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;ENTITY fdiv IS PORT (CLK: IN S

4、TD_LOGIC ; q1KHz: BUFFER STD_LOGIC; q500Hz: BUFFER STD_LOGIC; q2Hz: BUFFER STD_LOGIC; q1Hz: OUT STD_LOGIC);END fdiv ; ARCHITECTURE bhv OF fdiv IS BEGIN P1KHZ:PROCESS(CLK)VARIABLE cout:INTEGER:=0;BEGIN IF CLKEVENT AND CLK=1 THEN cout:=cout+1; IF cout=25000 THEN q1KHz=0; ELSIF cout50000 THEN q1KHz=1；E

5、LSE cout:=0; END IF; END PROCESS; P500HZ:PROCESS(q1KHz) VARIABLE cout:INTEGER:=0;BEGINIF q1KHzEVENT AND q1KHz=1 THENcout:=cout+1;IF cout=1 THEN q500Hz=0; ELSIF cout=2 THEN cout:=0;q500Hz=1;END IF; END IF; END PROCESS;P2HZ:PROCESS(q500Hz)VARIABLE cout:INTEGER:=0;BEGINIF q500HzEVENT AND q500Hz=1 THENc

6、out:=cout+1;IF cout=125 THEN q2Hz=0; ELSIF cout250 THEN q2Hz=1; ELSE cout:=0;END IF; END IF; END PROCESS;P1HZ:PROCESS(q2Hz)VARIABLE cout:INTEGER:=0;BEGINIF q2HzEVENT AND q2Hz=1 THENcout:=cout+1;IF cout=1 THEN q1Hz=0; ELSIF cout=2 THEN cout:=0;q1Hz=1;END IF; END IF; END PROCESS;END bhv;2秒計(jì)時(shí)模塊1：模塊說明：通

7、過分頻獲得的時(shí)鐘信號(hào)，便是1s，秒的低位到達(dá)9是向高位進(jìn)1，高位到達(dá)6是向上進(jìn)1，并清零。2：源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port(clk,reset:in std_logic; sec1,sec2:out std_logic_vector(3 downto 0); carry:out std_logic);end second;architecture rt1 of second is signal sec1_t,sec2_t:std

8、_logic_vector(3 downto 0);begin process(clk,reset) begin if reset=1then sec1_t=0000; sec2_t=0000; elsif clkevent and clk=1then if sec1_t=1001then sec1_t=0000; if sec2_t=0101then sec2_t=0000; else sec2_t=sec2_t+1; end if; else sec1_t=sec1_t+1; end if; if sec1_t=1001 and sec2_t=0101then carry=1; else

9、carry=0; end if; end if; end process; sec1=sec1_t; sec2=sec2_t;end rt1;3分計(jì)時(shí)模塊1：模塊說明：這里用的時(shí)鐘信號(hào)的來自秒的進(jìn)位，即進(jìn)一位就是1min，分的低位到達(dá)9是向高位進(jìn)1并清零，高位到達(dá)6時(shí)向上進(jìn)1，到達(dá)5時(shí)等待進(jìn)位后清零。.2：源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute is port(clk,reset:in std_logic; min1,min2:out std_logic_

10、vector(3 downto 0); carry:out std_logic);end second;architecture rt1 of minute is signal min1_t,min2_t:std_logic_vector(3 downto 0);begin process(clk,reset) begin if reset=1then min1_t=0000; min2_t=0000; elsif clkevent and clk=1then if min1_t=1001then min1_t=0000; if min2_t=0101then min2_t=0000; els

11、e min2_t=min2_t+1; end if; else min1_t=min1_t+1; end if; if min1_t=1001 and min2_t=0101then carry=1; else carry=0; end if; end if; end process; min1=min1_t; min2=min2_t;end rt1;4時(shí)計(jì)時(shí)模塊1：模塊說明：這里的時(shí)鐘信號(hào)時(shí)來自上面的分的進(jìn)位，上面進(jìn)一位便表示1h，時(shí)的低位到達(dá)9是向高位進(jìn)1并清零，高位到達(dá)2等待進(jìn)位后清零，這里當(dāng)高位到達(dá)2時(shí)，低位為3即將到4時(shí)開始進(jìn)位。2：源程序library ieee;use ieee.

12、std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port (clk,reset:in std_logic; hour1,hour2:out std_logic_vector(3 downto 0); end hour;architecture rt1 of hour is signal hour1_t,hour2_t:std_logic_vector(3 downto 0);beginprocess(clk,reset)begin if reset=1then hour1_t=0000; hour2_t=000

13、0; elsif clkevent and clk=1then if hour1_t=0011 and hour2_t=0010then hour1_t=0000; hour2_t=0000; else if hour1_t=1001then hour1_t=0000; if hour2_t=0010then hour2_t=0000; else hour2_t=hour2_t+1; end if; else hour1_t=hour1_t+1; end if; end if; end if;end process; hour1=hour1_t; hour2doutdoutdoutdoutdoutdoutdou