電子設計自動化(eda)期末考試試題及答案

1、任課教師教研室主任簽名教學院長簽名成績統(tǒng)計表題號一二三四五六七八合計得分閱卷人考生姓名：_學號_專業(yè)班級一、判斷題（10分）（1）適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，產(chǎn)生最終的下載文件（）（2）硬ip提供設計的最終階段產(chǎn)品：掩模。（）（3）max7000的一個lab由16個宏單元的陣列組成。（）（4）fpga是基于查找表結(jié)構的器件。（）（5）在quartus中，工作文件夾允許是根目錄。()（6）std_logic中，0，1，z,w可以綜合。（）（7）在case語句中允許有相同選擇值的條件句出現(xiàn)。（）（8）在vhdl中常量具有全局性。（）（9）在vhdl中變量可在結(jié)構體和

2、進程中定義和使用。（）（10）在進程中同一信號有多個賦值源，實際完成賦值的是最接近begin的信號。（）二、簡答題（15分）1、簡述fpga/cpld的設計流程。（5分）2、在vhdl中端口模式有那幾種？并說明數(shù)據(jù)流動方向。（4分）3、簡述一般狀態(tài)機的結(jié)構及各部分的作用。（6分）三、改錯；找到5處錯誤并改正（10分）libraryieee;useieee.std_logic_1164.all;entitycnt4isport(clk:instd_logic;q:outstd_logic_vector(3downto0)end;architecturebhvofcntissignalq1:std

3、_logic_vector(3downto0);beginprocess(clk)beginifclkeventandclkthenq1=q1+1;endprocess;q=q1;endbhv;四、設計，要求寫出完整的vhdl代碼。（65分）1、16位硬件加法器，要求有進位輸入和進位輸出。（15分）2、七段數(shù)碼管譯碼顯示電路設計（數(shù)碼管共陽極接法）（12分）要求輸入bcd碼，輸出驅(qū)動數(shù)碼管顯示0到93、十進制加法計數(shù)器，要求有復位功能。（13分）（4、上升沿觸發(fā)的d觸發(fā)器，要求用三種方式描述，實體可只寫一個。15分）5、有一自動售飲料機，每次可投入5角或1元硬幣。投入1元5角后自動給出1杯飲料

4、；投入2元，給出1杯飲料并找出5角硬幣。每次給出飲料后系統(tǒng)復位。用狀態(tài)機完成此電路的vhdl設計。（10分）一、判斷題（10分）（1）適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，產(chǎn)生最終的下載文件（）（2）硬ip提供設計的最終階段產(chǎn)品：掩模。（）（3）max7000的一個lab由16個宏單元的陣列組成。（）（4）fpga是基于查找表結(jié)構的器件。（）（5）在quartus中，工作文件夾允許是根目錄。()（6）std_logic中，0，1，z,w可以綜合。（）（7）在case語句中允許有相同選擇值的條件句出現(xiàn)。（）（8）在vhdl中常量具有全局性。（）（9）在vhdl中變量可在結(jié)構

5、體和進程中定義和使用。（）（10）在進程中同一信號有多個賦值源，實際完成賦值的是最接近begin的信號。（）二、簡答題（15分）1、簡述fpga/cpld的設計流程。（5分）設計輸入（1分）hdl綜合（1分）布線布局（適配）（1分）仿真（1分）下載和硬件測試（1分）2、在vhdl中端口模式有那幾種？并說明數(shù)據(jù)流動方向。（4分）“in”單向只讀模式，數(shù)據(jù)只能通過此端口被讀入實體（1分）“out”單向輸出模式，數(shù)據(jù)通過此端口向?qū)嶓w外流出（1分）“inout”輸入輸出雙向端口（1分）“buffer”與上一模式類似，但輸入時，只允許內(nèi)部回讀輸出的信號（1分）3、簡述一般狀態(tài)機的結(jié)構及各部分的作用。（6

6、分）說明部分定義一枚舉類型，元素為狀態(tài)機的狀態(tài)名，狀態(tài)變量為信號，數(shù)據(jù)類型為該枚舉類型（1.5分）主控時序進程負責狀態(tài)機運轉(zhuǎn)和在時鐘驅(qū)動下負責狀態(tài)轉(zhuǎn)換的進程（1.5分）主控組合進程根據(jù)外部輸入的控制信號和當前狀態(tài)值確定下一狀態(tài)取向，以及確定輸出控制信號的內(nèi)容（1.5分）輔助進程配合狀態(tài)機工作的組合或時序進程（1.5分）三、改錯；找到5處錯誤并改正（10分）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4isport(clk:instd_logic;q:outstd_logic_vec

7、tor(3downto0);end;architecturebhvofcnt4issignalq1:std_logic_vector(3downto0);beginprocess(clk)beginifclkeventandclk=1thenq1=q1+1;endif;endprocess;q=q1;endbhv;每個2分四、設計，要求寫出完整的vhdl代碼。（65分）1、16位硬件加法器，要求有進位輸入和進位輸出。（15分）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadder16is

8、port(cin:instd_logic;a:instd_logic_vector(15downto0);b:instd_logic_vector(15downto0);s:outstd_logic_vector(15downto0);cout:outstd_logic);endadder4b;architecturebehavofadder16issignalsint:std_logic_vector(16downto0);signalaa,bb:std_logic_vector(16downto0);beginaa=0&a;bb=0&b;sint=aa+bb+cin;s=sint(15do

9、wnto0);coutled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull;endcase;endprocess;end;實體5分，結(jié)構體格式正確3分，case語句正確2分，譯碼正確2分3、十進制加法計數(shù)器，要求有復位功能。（13分）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk,rst:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_lo

10、gic);endcnt10;architecturebehavofcnt10isbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3downto0);beginifrst=1thencqi:=(others=0);elsifclkeventandclk=1thenifcqi0);endif;endif;cq=cqi;endprocess;endbehav;實體5分，結(jié)構體格式正確2分，能完成計數(shù)4分，能復位2分（4、上升沿觸發(fā)的d觸發(fā)器，要求用三種方式描述，實體可只寫一個。15分）（1）libraryieee;useieee.std_lo

11、gic_1164.all;entitydff1isport(clk:instd_logic;d:instd_logic;q:outstd_logic);end;architecturebhvofdff1issignalq1:std_logic;beginprocess(clk)beginifclkeventandclk=1thenq1=d;endif;endprocess;q=q1;endbhv;(2)libraryieee;useieee.std_logic_1164.all;entitydff1isport(clk:instd_logic;d:instd_logic;q:outstd_lo

12、gic);end;architecturebhvofdff1isbeginprocess(clk)process(clk)beginifclk=1andclklast_value=0thenq=d;endif;endprocess;endbhv;(3)libraryieee;useieee.std_logic_1164.all;entitydff3isport(clk，d:instd_logic;q:outstd_logic);end;architecturebhvofdff3issignalq1:std_logic;beginprocess(clk)beginifrising_edge(cl

13、k)thenq1=d;endif;endprocess;q=q1;endbhv;每一個5分。5、有一自動售飲料機，每次可投入5角或1元硬幣。投入1元5角后自動給出1杯飲料；投入2元，給出1杯飲料并找出5角硬幣。每次給出飲料后系統(tǒng)復位。用狀態(tài)機完成此電路的vhdl設計。（10分）libraryieee;useieee.std_logic_1164.all;entityyljisport(t5,t10:instd_logic;clk:instd_logic;ly:outstd_logic;qian:outstd_logic;);end;architecturebehavofyljistypesta

14、tesis(st0,st1,st2);signalcurrent_state,next_state;signalt:std_logic_vector(1downto0);beginreg:process(clk)begint=t10&t5;if(clkeventandclk=1)thencurrent_stateift=”00”thennext_state=st0;ly=0;qian=0;elsift=”01”thennext_state=st1;ly=0;qian=0;elsift=”10”thennext_state=st2;ly=0;qianift=”00”thennext_state=st1;ly=0;qian=0;elsift=”01”thennext_state=st2;ly=0;qian=0;elsift=”10”thennext_st