EDA復習要點-全

1、主要知識點1、 從執(zhí)行方式看VHDL的描述語句包括那些描述語句？用VHDL語言進行設計時，按描述語句的執(zhí)行順序進行分類，可將VHDL語句分為順序執(zhí)行語句（Sequential）和并行執(zhí)行語句（Parallel）。2、 目前流行的硬件描述語言有那些？常用的硬件描述語言有ABEL-HDL AHDL.VHDL和Verilog-HDL.而VHDL和Verilog-HDL是當前最流行的并成為IEEE標準的硬件描述語言。3、 MAX+PLUS2中各種文件的擴展名有哪些？*.vhd *.sym *.gdf *.scf 4、 基于MAX+PLUS2的設計流程設計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和

2、定時分析）和器件編程5、 目前較流行的EDA設計軟件有那些？ALTERA公司： MAX+PLUS II QUARTUS II（全新的EDA軟件，正在逐步替代 MAX+PLUS)LATTICE萊迪思公司： isp EXPERT SYSTEM isp DesignExpert SYSTEMXILINX西林公司： FOUNDATION ISE（全新的EDA軟件，正在逐步替代FOUNDATION）6、 可編程邏輯器件的分類？按照變成工藝分哪些類？SPLD 簡單可編程邏輯器件CPLD 復雜可編程邏輯器件FPGA 現場可編程門陣列ISP 在系統(tǒng)（線）可編程邏輯器件按編程工藝分為：熔絲開關（一次可編程，要求

3、大電流）可編程低阻電路元件（多次編程，要求中電壓）EPROM型（紫外線擦除電可編程邏輯器件）E PROM型（電可擦寫編程器件）基于SRAM的編程元件7、 VHDL程序設計中常用的庫有那些？哪些庫是顯式（默認打開的）的，哪些是隱式的？P159VHDL程序設計的常用庫：IEEE庫、STD庫、WORK庫、VITAL庫、用戶定義庫。顯示庫：IEEE庫 用戶定義庫 VITAL庫隱式庫：、STD庫、WORK庫 8、 程序包由那兩部分組成？分別有什么作用？ P161程序包由兩部分組成：程序包首和程序包體，程序包首為程序包定義接口，聲明包中的類型、元件、函數和子程序。程序包體規(guī)定程序包的實際功能，存放說明中的

4、函數和子程序。9、 常用的預定義程序包有哪些？如何調用？P163常用的預定義的程序包：STD_LOGIC_1164程序包、STD_LOGIC_ARITH程序包、STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包、STANDARD和TEXTIO程序包。10、 目前國際上較大的EDA器件制造公司有那些？ALTERA公司、LATTICE萊迪思公司、XILINX西林公司11、 VHDL常用的預定義數據類型有哪幾種，分別在哪些程序包中？如何調用？答：布爾（BOOLEAN）數據類型，位（BIT）數據類型，位矢量（BIT_VECTOR）數據類型 ，字符（CHARACTER）數據類型

5、 。12、 數據類型的轉換有哪幾種方法？P114 函數轉換法、類型標記轉換法和常數轉換法。13、 可以構成標識符的字符有？ 有效的字符：（1）包括26個大小寫英文字母，數字09以及下劃線“_”。 （2）任何標識符必須以英文字母開頭。（3）必須是單一下劃線“_”，且其前后都必須有英文字母或數字。（3）標識符中的英文字母不分大小寫。（4）允許包含圖形符號（如回車符、換行符等），也允許包含空格符。（5）VHDL的保留字不能用于作為標識符使用。14、 可編程器件（PLD）分為哪兩類？答：根據編程特性分為一次編程和重復編程兩類15、 標準邏輯位數據類型常用的數值有哪幾種？U-未初始化的，X-強未知的，0

6、-強0，1-強1，Z-高阻態(tài)，W-弱未知的，L-弱0，H-弱1，-忽略。16、 完整的條件語句將產生什么電路，不完整的條件語句將產生什么電路？完整的條件語句將產生組合電路，不完整的條件語句將產生時序電路17、 信號和變量有什么區(qū)別？P121（1）信號賦值至少有延時，而變量賦值沒有延時。（2）信號除當前值外有許多相關的信息，而變量只有當前值。（3）進程對信號敏感而對變量不敏感。（4）信號可以是多個進程的全局 信號；而變 量 只在 定義它 們 的順序域 可見（共享 變 量 除外）。（5）信號 是 硬 件 中 連 線 的 抽 象 描 述，它們的功能是保存變化的數據和連接子元件，信號在元件的端口連接元

7、件。變量在硬件中沒有類似的對應關系，它們用于硬件特性的高層次建模所需要的計算中。（6）信號賦值和變量賦值分別使用不同的賦值符號“ 連接端口名,.);29、 試比較圖形輸入法和文本輸入法有何優(yōu)缺點？30、 結構體的語言格式與作用。ARCHITECTURE 結構體名OF 實體名 IS (說明語句) 用來說明和定義數據對象，類型等,可省略 BEGIN (功能描述語句) 用來描述內部電路功能的,不可省略 END ARCHITECTURE 結構體名；結構體用來描述設計實體的結構或行為，即描述一個實體的功能，把設計實體的輸入和輸出之間的聯系建立起來。31、 寫出PROCESS語句結構的一般表達格式？ PR

8、OCESS語句格式 PROCESS語句的表達格式如下： 進程標號：PROCESS（敏感信號參數表）IS 進程說明部分 BEGIN 順序描述語句 END PROCESS進程標號； 32、 進程語句的設計(或使用)要點？P140（1） 雖然同一結構體中的進程之間是并行運行的，但同一進程中的邏輯描述語句則是順序運行的，因而在進程中只能設放置順序語句。（2） 進程的激活必須由敏感信號表中定義的任一敏感信號的變化來啟動，否則必須有一顯式的WAIT語句來激活。（3） 結構體中多個進程之所以能并行同步運行，一個很重要的原因是進程之間的通信是通過傳遞信號和共享變量值來實現的。（4） 進程是重要的建模工具。進程

9、結構不但為綜合器所支持，而且進程的建模方式將直接影響仿真和綜合結果。33、 并行信號賦值語句有哪幾種？其語句格式為何？1） 簡單信號賦值語句 賦值目標=表達式；2） 條件信號賦值語句 賦值目標=表達式1 WHEN 賦值條件1 ELSE 表達式2 WHEN賦值條件2 ELSE . 表達式n；3）選擇信號賦值語句的語句格式如下： WITH 選擇表達式SELECT 賦值目標信號 語句A；WHEN 值2= 語句B；.WHEN OTHERS= 語句C；END CASE注意事項：（1）WHEN條件句中的選擇值或標識符所代表的值必須在表達式的取值范圍內。2）除非所有條件句中的選擇值能完整覆蓋CASE語句中表

10、達式的取值，否則最后一個條件句中的選擇必須用關鍵詞OTHERS表示以上已列的所有條件句中未能列出的其它可能的取值。（3）CASE語句中的選擇值只能出現一次，不允許有相同選擇值的條件語句出現。（4）CASE語句執(zhí)行中必須選中，且只能選中所列條件語句中的一條。43、 試著比較IF和CASE語句的差異？P127與IF語句相比，CASE語句組的程序可讀性比較好，這是因為它把條件中所有可能出現的情全部列出來了，可執(zhí)行條件比較清晰。而且CASE程序的執(zhí)行過程不像IF語句中那樣有一個逐項條件條件順序比較的過程。CASE語句中條件句的次序是不重要的，它的執(zhí)行過程更接近于并行方式。但是在一般情況下，經過綜合后，

11、對相同的邏輯功能，CASE語句比IF語句的描述耗用更多的硬件資源，而且有的邏輯功能CASE語句無法描述，只能使用IF語句來描述.44、 FOR循環(huán)語句的一般形式？P127FOR循環(huán)語句的一般形式為：循環(huán)標號： FOR 循環(huán)變量 IN 循環(huán)次數范圍 LOOP 順序處理語句END LOOP循環(huán)標號；45、 VHDL數據對象有哪幾種？P101在VHDL中，數據對象有三種（1）常量（CONSTANT）（2）變量（VARIABLE）（3）信號（SIGNAL）。46、 變量和信號的區(qū)別？P105同18題47、 賦值語句分哪些類，分別寫出一句賦值語句。賦值語句分為信號賦值語句和變量賦值語句。變量賦值語句和信

12、號賦值語句的語法格式如下： 變量賦值目標 ：=賦值源； 信號賦值目標 =賦值源；48、 實現時序電路和邏輯組合電路分別用什么語句實現，分別寫出他們的一般表式。完整的條件語句將產生組合電路，不完整的條件語句將產生時序電路完整的條件語句格式：49、 寫出實體、結構體的一般語句結構并說明其作用。50、 簡述VHDL中順序語句有哪些？1、賦值語句2、轉向控制語句3.WAIT語句4、子程序調用語句5、返回語句6、 NULL語句7.其他語句51、 簡述VHDL中并行語句有哪些？1、進程語句2、并行信號賦值語句3、塊語句結構（BLOCK）4、并行過程調用語句5、元件例化 語句6 、生成語句52、 試寫出三種

13、IF語句的語句結構。IF語句是一種條件語句，它根據語句中所設置的一種或多種條件，有選擇地執(zhí)行指定的順序語句，常見的IF語句有以下種形式。 （1） IF 條件 THEN 語句 END IF； （2） IF 條件 THEN 語句 ELSE 語句 END IF；（3） IF 條件THEN 語句 ELSIF 條件THEN 語句 ELSE 語句 END IF；53 轉向控制語句有哪幾種？ P123轉向控制語句共有五種：（1）IF語句（2）CASE語句（3）LOOP語句（4） next語句（5） exit語句54 什么是重載操作符？常用的重載操作符定義在那個程序包中？為了方便各種不同數據類型間的運算，VH

14、DL允許用戶對原有的基本操作符重新定義，賦予新的含義和功能，從而建立一種新的操作符，這就是重載操作符。常用的重載操作符程序包：STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH、STD_LOGIC_SIGNED55 什么是重載函數，什么是重載過程同樣名稱的函數可以用不同的數據類型作為此函數的參數定義多次，以此定義的函數稱為重載函數56 VHDL設計的有限狀態(tài)機從信號輸出方式上分為哪兩類？主要區(qū)別是什么？有限狀態(tài)機從信號輸出方式上分為Mealy(米立）型和Moore(摩爾）型兩種狀態(tài)機。？57 一般有限狀態(tài)機的的組成有哪幾部分？一般的狀態(tài)機通常包含說明部分、時序進程、組合進程、

15、輔助進程等幾個部分。58 VHDL的描述風格有哪幾種？行為描述、數據流描述和結構描述第四章習題答案2 VHDL的基本結構是什么？各部分的功能分別是什么？答：參考課本77頁，最下面一段。4、寫出3輸入與非門的實體描述。ENTITY nand_3 IS PORT (a , b, c: IN STD_LOGIC); q: OUT STD_LOGIC );END nand_3;5、例4-1是2選1的多路選擇器的VHDL描述，在結構體的描述中使用了“WHEN-ELSE”語句，但也可以用其他語句來進行描述，試描述之。用IF語句描述：ENTITY mux21aISPORT(a,b:IN BIT; s:INB

16、IT; q:OUT BIT);END mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s=0 THENq=a; ELSE q= b;END IF;END PROCESS;END one;6、試寫出4選1多路選擇器的VHDL描述。選擇控制信號為s1和s0，輸入信號為a，b，c，d，輸出信號為y。也可以參考P125頁，例5-9那樣 使用IF語句LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4_1 ISPORT(a,b,c,d,s0,s1:IN STD_LOGIC;

17、 y:OUT STD_LOGIC);END mux4_1;ARCHITECTURE behave OF mux4_1 ISSIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel y y y ynull;END CASE;END PROCESS;END behave;7 試給出1位全減器的VHDL描述，要求首先設計1位半減器，然后用例化語句將它們連接起來。設x為被減數，y為減數，sub_in是借位輸入，diff是輸出差，sub_out是借位輸出。-半減器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY

18、h_sub ISPORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);END ENTITY h_sub ;ARCHITECTURE fh1 OF h_sub ISBEGINso=a XOR b; co=NOT a AND b; END ARCHITECTURE fh1;-或門描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGIN

19、c=a OR b; END ARCHITECTURE one;-全減器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_sub1 ISPORT(x,y,sub_in:IN STD_LOGIC;sub_out,diff:OUT STD_LOGIC);END ENTITY f_sub1 ;ARCHITECTURE strl OF f_sub1 ISCOMPONENT h_sub PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);END COMP

20、ONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;BEGINu1:h_sub PORT MAP(x,y,d,e);u2:h_sub PORT MAP(e,sub_in,f,diff);u3:or2a PORT MAP(d,f,sub_out); END ARCHITECTURE strl ;第五章5-1.試說明實體端口模式BUFFER和INOUT的不同之處？答： BUFFER端口：緩沖模式，具有讀功能的輸出模式，即信號輸出到實體外部，但同時也在內部反饋

21、使用，不允許作為雙向端口使用。而INOUT端口：雙向模式，即信號的流通是雙向的,既可以對此端口賦值，也可以通過此端口讀入數據。5-2.VHDL的數據對象有哪幾種？它們之間有什么不同？答：VHDL的數據對象有三種：信號、變量、常量。 它們之間的的區(qū)別如下：信號賦值至少有延時，而變量和常量沒有;信號除當前值外，有許多相關信息，變量只有當前值，常量的值在設計實體中始終不變;進程對信號敏感而對變量及常量不敏感;信號可以是多個進程的全局信號，變量只在定義它們的順序域可見，而常量的使用范圍取決于它被定義的位置;信號是硬件連線的抽象描述信號賦值，賦值符號 = 而變量和常量的賦值符號 :=。5-3.說明下列各

22、定義的意義： 答SIGNAL a , b , c : BIT : =0;- - 定義3個位數據類型的信號a、b、c,它們取值為0；CONSTANT TIME1 , TIME2 : TIME : 20ns ;- -定義2個時間數據類型的常量TIME1、TIME2,它們值為20ns;VARIABLE x , y , z : STD_LOGIC ：=x;- - 定義3個標準邏輯位 STD_LOGIC數據類型的變量x、y、z,它們的值是強未知的。 5-4.什么是重載函數？重載運算符有何用處？如何調用重載運算符函數？答：為了方便各種不同數據類型間的運算，VHDL允許用戶對原有的基本操作符重新定義，賦予新

23、的含義和功能，從而建立一種新的操作符，這就是重載操作符，定義這種操作符的函數成為重載函數。重載運算符的作用是為了方便各種不同的數據類型間的運算。要調用重載運算符函數，先要在程序包中進行函數體的定義，調用的格式如下 ： x =函數名（參數1，參數2，） 參數個數和類型與所定義的函數要保持一致。5-5.數據類型BIT INTEGER BOOLEAN分別定義在哪個庫中？哪些庫和程序包總是可見的？.答：數據類型BIT INTEGER BOOLEAN均定義在STD庫中。IEEE庫和程序包STD_LOGIC.1164 、STD_LOGIC_UNSIGNED、STD_LOGIC_SIGNED、STD_LOG

24、IC_ARITH等總是可見的。 5-6.函數和過程有什么區(qū)別？答：子程序有兩種類型，即過程（PROCEDURE)和函數（FUNCTION)。它們的區(qū)別在于：過程的調用可以通過其界面獲得多個返回值，而函數只能返回一個值；在函數入口中，所有參數都是輸入參數，而過程有輸入參數、輸出參數和雙向參數；過程一般被看作一種語句結構，而函數通常是表達式的一部分；過程可以單獨存在，而函數通常作為語句的一部分調用。 5-7.若在進程中加入WAIT語句，應注意哪幾個方面的問題？答：應注意以下問題：已列出敏感信號的進程中不能使用任何形式的WAIT語句；一般情況下，只有WAIT UNTIL格式的等待語句可以被綜合器所接

25、受，其余語句格式只能在VHDL仿真器中使用；在使用WAIT ON語句的進程中，敏感信號量應寫在進程中的WAIT ON語句后面；在不使用WAIT ON語句的進程中，敏感信號量應在開頭的關鍵詞PROCESS后面的敏感信號表中列出。5-8.哪些情況下需用到程序包STD_LOGIC_UNSIGNED?試舉一例。答：調用數據類型變換函數或重載運算符函數時；定義UNSIGNED類型的數據時。舉例如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; IF temp=THEN temp:= ; ELSE

26、temp:=temp+16;END IF;5-9.為什么說一條并行賦值語句可以等效為一個進程？如果是這樣的話，怎樣實現敏感信號的檢測？答：因為信號賦值語句的共同點是賦值目標必須都是信號，所有賦值語句與其它并行語句一樣，在結構體內的執(zhí)行是同時發(fā)生的，與它們的書寫順序沒有關系，所以每一信號賦值語句都相當于一條縮寫的進程語句。由于這條語句的所有輸入信號都被隱性地列入此縮寫進程的敏感信號表中，故任何信號的變化都將相關并行語句的賦值操作，這樣就實現了敏感信號的檢測。 5-10.比較CASE語句和WITH_SELECT語句，敘述它們的異同點？答：相同點：CASE語句中各子句的條件不能有重疊，必須包容所有的

27、條件；WITH_SECLECT語句也不允許選擇值有重疊現象，也不允許選擇值涵蓋不全的情況。另外，兩者對子句各選擇值的測試都具有同步性，都依賴于敏感信號的變化。不同點：CASE語句只能在進程中使用，至少包含一個條件語句，可以有多個賦值目標；WITH_SECLECT語句根據滿足的條件，對信號進行賦值，其賦值目標只有一個，且必須是信號。5-11.將以下程序段轉換為WHEN_ELSE語句： PROCESS (a , b ,c ,d) BEGIN IF a=0AND b=1THEN NEXT1 =1101; ELSEIF a=0THEN NEXT1 =d; ELSEIF b=1THEN NEXT1 =c

28、; ELSE NEXT1 =1011; END IF; END PROCESS;原程序轉換如下: ARCHITECTURE one OF mux IS BEGIN NEXT1 =1101WHEN a=0AND b=1ELSE d WHEN a=0ELSE c WHEN b=1ELSE 1011; END one; END PROCESS;5-12試給出一位全減器的算法描述、數據流描述、結構描述和混合描述。行為（算法）描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_sub I

29、SPORT(x,y,sub_in:IN STD_LOGIC;sub_out,diff:OUT STD_LOGIC);END f_sub ;ARCHITECTURE bhv OF f_sub ISSIGNAL tmp:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN tmp diff=0;sub_out diff=1;sub_out diff=1;sub_out diff=0;sub_out diff=1;sub_out diff=0;sub_out diff=0;sub_out diff=1;sub_out NULL; END CASE; END PROCESS;END b

30、hv ;數據流描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_sub ISPORT(x,y,sub_in:IN STD_LOGIC;sub_out,diff:OUT STD_LOGIC);END f_sub ;ARCHITECTURE rtl OF f_sub ISBEGIN diff=x XOR y XOR sub_in; sub_out=(NOT x AND y )OR (x XNOR y) AND sub_in);END rtl ; 結構描述：LIBRARY IEEE;

31、 - - 半減器USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_sub ISPORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);END h_sub ;ARCHITECTURE fh1 OF h_sub ISBEGIN so=a XOR b; co=NOT a AND b; END fh1; LIBRARY IEEE; - -或門描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC);END or2a;ARCHITECTUR

32、E one OF or2a ISBEGINc=a OR b; END one; LIBRARY IEEE; - -全減器描述USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_sub1 IS PORT(x,y,sub_in:IN STD_LOGIC; sub_out,diff:OUT STD_LOGIC);END f_sub1 ;ARCHITECTURE strl OF f_sub1 IS COMPONENT h_sub PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC);

33、 END COMPONENT; COMPONENT or2aPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END COMPONENT; SIGNAL d,e,f:STD_LOGIC;BEGIN u1:h_sub PORT MAP(x,y,d,e); u2:h_sub PORT MAP(e,sub_in,f,diff); u3:or2a PORT MAP(d,f,sub_out); END strl ; 5-13用VHDL描述下列器件的功能：（1）十進制BCD碼編碼器，輸出使能為低電平有效。library ieee;use ieee.std_logic_116

34、4.all;entity bin_bcd isport(bin : in integer range 0 to 20; ena : in std_logic; BCD_out : out std_logic_vector(7 downto 0);end;architecture a of bin_bcd isbeginBinary_BCD : BlockBEGINBCD_out = WHEN BIN = 0 ELSE WHEN BIN = 1 ELSE WHEN BIN = 2 ELSE WHEN BIN = 3 ELSE WHEN BIN = 4 ELSE WHEN BIN = 5 ELSE

35、 WHEN BIN = 6 ELSE WHEN BIN = 7 ELSE WHEN BIN = 8 ELSE WHEN BIN = 9 ELSE WHEN BIN = 10 ELSE WHEN BIN = 11 ELSE WHEN BIN = 12 ELSE WHEN BIN = 13 ELSE WHEN BIN = 14 ELSE WHEN BIN = 15 ELSE WHEN BIN = 16 ELSE WHEN BIN = 17 ELSE WHEN BIN = 18 ELSE WHEN BIN = 19 ELSE WHEN BIN = 20 ELSE ;end block;end a;（

36、2）時鐘（可控）RS觸發(fā)器。LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY ffrs ISPORT(s,r: IN std_logic; q,qb: OUT std_logic);END ffrs;ARCHITECTURE rtl OF ffrs ISSIGNAL qn,nqn: std_logic;BEGIN qn= r NOR nqn;nqn= s NOR qn; q=qn;qb=nqn;END rtl; （3）帶復位端、置位端、延遲為15ns的響應 CP下降沿觸發(fā)的JK觸發(fā)器。library ieee;use ieee.std_logic_

37、1164.all;use ieee.std_logic_unsigned.all;entity jkff isport( j,k,rst,clr : IN bit; clk : in bit; q,nq : out bit );end;architecture a of jkff issignal q_s,nq_s : bit;begin process(j,k,rst,clr,clk) begin if rst=1 then q_s=1; nq_s=0; elsif clkevent and clk=0 then if clr=1 then q_s=0; nq_s=1; elsif j=0

38、and k=1 then q_s=0; nq_s=1; elsif j=1 and k=0 then q_s=1; nq_s=0; elsif j=1 and k=1 then q_s=not q_s; nq_s=not nq_s; end if; else null; end if; q=q_s; nq=nq_s;end process;end a;（4）集成計數器74161Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4 isport( clk,LDN,CLRN : in

39、 std_logic; d,c,b,a : in std_logic; carry : out std_logic; qd,qc,qb,qa : out std_logic );end;architecture a of cnt4 is signal data_in: std_logic_vector(3 downto 0);begin data_in0); elsif clkevent and clk=1 then if ldn=0 then cnt:=data_in; else cnt:=cnt+1; end if; end if; case cnt is when 1111= carry

40、 carry=0; end case; qa=cnt(0); qb=cnt(1); qc=cnt(2); qd=cnt(3); end process; end a;程序2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY S_C74161 ISPORT(clk, ldn,clrn,enp,ent: IN STD_LOGIC; din:IN STD_LOGIC_VECTOR(3 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; rco: OUT STD_LOGIC );END S_C74161 ;ARCHITECTURE behav OF S_C74161 ISSIGNAL