8位硬件乘法器設(shè)計(jì)

1、學(xué)生實(shí)驗(yàn)報(bào)告系別電子信息學(xué)院課程名稱EDA綜合實(shí)驗(yàn)班級14無線技術(shù)實(shí)驗(yàn)名稱8位硬件乘法器設(shè)計(jì)姓名王漢生實(shí)驗(yàn)時間2016年10 月31 日學(xué)號32指導(dǎo)教師王紅航成績批改時間2016年 月 日報(bào) 告 內(nèi) 容一、實(shí)驗(yàn)?zāi)康暮腿蝿?wù)1.學(xué)習(xí)應(yīng)用移位相加原理設(shè)計(jì)8位乘法器。2.了解移位相加原理構(gòu)成乘法器與用組合邏輯電路直接設(shè)計(jì)的同樣功能的電路優(yōu)勢。二、實(shí)驗(yàn)原理介紹圖1 8位乘法器邏輯原理圖圖2 8位移位相加乘法器運(yùn)算邏輯波形圖三、設(shè)計(jì)代碼（或原理圖）、仿真波形及分析1.基于時序電路的移位相加乘法器-16位移位寄存器module sreg(clk,clr,d,q);input clk,clr;input 8:

2、0 d;output15:0 q;reg15:0 reg16;always(posedge clk or posedge clr)beginif(clr) reg16=16b0;elsebegin reg166:0=reg167:1; /移位相加_16位移位寄存器 reg1615:7=d;endendassign q=reg16;endmodule2.基于時序電路的移位相加乘法器-8位移位寄存器module shift8(clk,load,A,qb);input clk,load;input 7:0 A;output qb;reg7:0 reg8;always(posedge clk or p

3、osedge load)beginif(load) reg8=A;else reg86:0=reg87:1; /移位相加_8位二進(jìn)制加法器endassign qb=reg80;endmodule3.基于時序電路的移位相加乘法器-1位乘法器module andarith(abin,B,dout);input abin;input 7:0 B;output reg7:0 dout;reg3:0 i;always(*)beginfor(i=0;i=7;i=i+4b1)douti=Bi&abin;endendmodule4.基于時序電路的移位相加乘法器-8位加法器module adder8(cin,A,B,S,cout);input cin;input7:0 A,B;output7:0 S;output cout;assign cout,S=cin+A+B;endmodule5.移位相加乘法器-時序電路四、實(shí)驗(yàn)結(jié)論與心得通過這次設(shè)計(jì)，進(jìn)一步加深了對EDA的了解。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細(xì)心的檢查下，終于找出了錯誤和警告