硬件描述語(yǔ)言第04、05講

硬件描述語(yǔ)言及器件,主講教師：蘇淑靖,12/13學(xué)年第1學(xué)期,教材：侯伯亨，顧新.VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì).,教學(xué)安排,第1講：VHDL概述及其基本結(jié)構(gòu)第2講：VHDL的基本元素第3講：VHDL的結(jié)構(gòu)體描述，進(jìn)程第4講：VHDL的順序語(yǔ)句第5講：VHDL的并行語(yǔ)句第6講：基本邏輯電路設(shè)計(jì)第7講：計(jì)數(shù)器和狀態(tài)機(jī),VHDL主要描述語(yǔ)句,并行語(yǔ)句：（進(jìn)程信號(hào)賦值子程序元件例化）描述模塊之間連接關(guān)系，語(yǔ)句之間并行；某一信號(hào)變化時(shí)，受此信號(hào)觸發(fā)的所有語(yǔ)句同時(shí)執(zhí)行,第4講順序處理語(yǔ)句,順序語(yǔ)句：只能出現(xiàn)在進(jìn)程（process),函數(shù)(Function),過程(Procedure)中。像高級(jí)語(yǔ)言一樣，按其出現(xiàn)的先后順序執(zhí)行；用于描述復(fù)雜的邏輯關(guān)系及邏輯運(yùn)算。,常用的順序語(yǔ)句：,信號(hào)代入語(yǔ)句變量賦值語(yǔ)句CASE語(yǔ)句IF語(yǔ)句LOOP語(yǔ)句,1信號(hào)代入語(yǔ)句,信號(hào)代入語(yǔ)句格式,格式：目標(biāo)信號(hào)量=信號(hào)量表達(dá)式；目標(biāo)信號(hào)量=信號(hào)量表達(dá)式after10ns；,注意：信號(hào)代入語(yǔ)句兩邊的信號(hào)量的數(shù)據(jù)類型及位長(zhǎng)度必須一致；延時(shí)只在仿真時(shí)起作用，邏輯綜合時(shí)被忽略；既可用作并行語(yǔ)句，也可用作順序語(yǔ)句。在進(jìn)程、過程和函數(shù)之外時(shí)，為并行語(yǔ)句，否則為順序語(yǔ)句。,2變量賦值語(yǔ)句,變量賦值語(yǔ)句格式,格式：變量:=表達(dá)式；,注意：變量是局部量，只能在所定義的進(jìn)程、過程、函數(shù)中使用；變量賦值是立即發(fā)生的，不能加延時(shí)；在進(jìn)程中描述邏輯關(guān)系計(jì)算法時(shí)最好使用變量，以免出錯(cuò)；進(jìn)程結(jié)束時(shí)，變量的結(jié)果只能由信號(hào)帶出。,q,變量賦值語(yǔ)句舉例,Temp,a,b:std_logic類型一致,變量結(jié)果由信號(hào)帶出進(jìn)程,2變量賦值語(yǔ)句,3變量與信號(hào)的區(qū)別,賦值方式的不同：變量：=表達(dá)式；信號(hào)=表達(dá)式；硬件實(shí)現(xiàn)的功能不同：信號(hào)代表電路單元、功能模塊間的互聯(lián)，代表實(shí)際的硬件連線；變量代表電路單元內(nèi)部的操作，代表暫存的臨時(shí)數(shù)據(jù)。有效范圍的不同：信號(hào)：程序包、實(shí)體、結(jié)構(gòu)體；全局量。變量：進(jìn)程、子程序；局部量。賦值行為的不同：信號(hào)賦值延遲更新數(shù)值、時(shí)序電路；變量賦值立即更新數(shù)值、組合電路。,信號(hào)的多次賦值一個(gè)進(jìn)程：最后一次賦值有效；多個(gè)進(jìn)程：不能對(duì)同一信號(hào)賦值。,-信號(hào)在結(jié)構(gòu)體中進(jìn)程外聲明,-變量在進(jìn)程中聲明,3變量與信號(hào)的區(qū)別,變量與信號(hào)的區(qū)別舉例,architecturertlofexissignala:std_logic;beginprocess()begina=b;a=c;endprocess;endrtl;,architecturertlofexissignala:std_logic;beginprocess()begina=b;endprocess;process()begina=c;.endprocess;endex;,例：信號(hào)的多次賦值,3變量與信號(hào)的區(qū)別,變量與信號(hào)的區(qū)別舉例,信號(hào)賦值：architecturertlofsigissignala,b:std_logic;-定義信號(hào)beginprocess(a,b)beginac=1;when11or12=c=2;whenothers=c=2;Endcase;第一個(gè)when語(yǔ)句的意思是當(dāng)sel的值從1到9中任一數(shù)值時(shí)，信號(hào)c取值1；第二個(gè)when語(yǔ)句的意思是當(dāng)sel的值從11或12時(shí)，信號(hào)c取值2；第三個(gè)when語(yǔ)句的意思是當(dāng)sel的值不為前面兩種情況時(shí)，信號(hào)c取值3；,When條件選擇值可以有四種表達(dá)式：?jiǎn)蝹€(gè)普通數(shù)值，如when選擇值=順序語(yǔ)句；并列多個(gè)值或，如when值|值|值=順序語(yǔ)句；數(shù)值選擇范圍，when值to值=順序語(yǔ)句；Whenothers=順序語(yǔ)句；,4CASE語(yǔ)句,5IF語(yǔ)句,IF語(yǔ)句:根據(jù)指定的條件執(zhí)行相應(yīng)的順序語(yǔ)句,IF語(yǔ)句隱含有優(yōu)先級(jí)的關(guān)系，可用來(lái)設(shè)計(jì)具有優(yōu)先權(quán)的電路。,例：門閂控制if(enaeventandena=1)thenq=d；endif；,綜合后生成鎖存器,IF語(yǔ)句（舉例：二選一電路）,architecturertlofmux2isbeginprocess(a,b,sel)beginif(sel=1)theny=a;elsey=b;endif;endprocess;endrtl;,5IF語(yǔ)句,libraryieee;useieee.std_logic_1164.all;entitymux41isport(d0,d1,d2,d3:instd_logic;s:instd_logic_vector(1downto0);x:outstd_logic);endmux41;architecturearchmuxofmux41isbeginprocess(s,d0,d1,d2,d3)beginifs=00thenx=d0;elsifs=01thenx=d1;elsifs=10thenx=d2;elsex=d3;endif;endprocess;endarchitecturemux;,IF語(yǔ)句（舉例：四選一數(shù)據(jù)選擇器）,IF語(yǔ)句中的條件是順序處理的，即先處理起始條件（高優(yōu)先級(jí)），如果不滿足，再處理下一條件,5IF語(yǔ)句,LOOP語(yǔ)句：能使程序進(jìn)行有規(guī)則的循環(huán)，循環(huán)的次數(shù)受迭代算法的控制，常用來(lái)描述迭代電路的行為。LOOP語(yǔ)句包含重復(fù)執(zhí)行的一組順序語(yǔ)句,LOOP語(yǔ)句的書寫格式有兩種：FOR-LOOP語(yǔ)句格式：標(biāo)號(hào)：FOR循環(huán)變量IN離散范圍LOOP順序語(yǔ)句；EDDLOOP標(biāo)號(hào)；循環(huán)變量：是LOOP內(nèi)部聲明的局部量，只在LOOP內(nèi)可見，循環(huán)次數(shù)只能用具體數(shù)值表達(dá)，否則不可綜合，其值在每次循環(huán)中都發(fā)生變化。離散范圍：表示循環(huán)變量在循環(huán)過程中依次取值的范圍。必須是可計(jì)算的整數(shù)范圍。,6LOOP語(yǔ)句,6LOOP語(yǔ)句,LOOP語(yǔ)句-FOR循環(huán),.TO.DOWNTO.從初值開始，每執(zhí)行完一次后遞增(遞減)，直到終值為止。,LOOP語(yǔ)句-FOR循環(huán),i是循環(huán)整數(shù)變量，取值范圍是0to7.,6LOOP語(yǔ)句,LOOP語(yǔ)句-WHILE循環(huán),WHILE-LOOP語(yǔ)句格式：標(biāo)號(hào)：WHILE條件表達(dá)式LOOP順序語(yǔ)句；ENDLOOP標(biāo)號(hào)；,注意：循環(huán)控制條件沒有直接給出循環(huán)次數(shù)，可以是任何條件表達(dá)式，條件為“真”，進(jìn)行循環(huán)，條件為“假”，退出循環(huán)。條件表達(dá)式需要初始化。,6LOOP語(yǔ)句,LOOP語(yǔ)句-WHILE循環(huán)舉例,6LOOP語(yǔ)句,7NEXT語(yǔ)句,NEXT語(yǔ)句：NEXT語(yǔ)句主要用在LOOP語(yǔ)句執(zhí)行中有條件或無(wú)條件轉(zhuǎn)向控制，跳向LOOP語(yǔ)句的起點(diǎn)。,NEXT語(yǔ)句格式：NEXT標(biāo)號(hào)WHEN條件表達(dá)式；,三種情況：NEXT；無(wú)條件終止當(dāng)前的循環(huán)，跳回到本次循環(huán)LOOP語(yǔ)句開始處，開始下次循環(huán)。NEXT標(biāo)號(hào)；當(dāng)有多重LOOP語(yǔ)句嵌套時(shí)，無(wú)條件終止當(dāng)前的循環(huán)，跳轉(zhuǎn)到指定標(biāo)號(hào)的LOOP語(yǔ)句開始處，重新開始執(zhí)行循環(huán)操作。NEXT標(biāo)號(hào)WHEN條件表達(dá)式；當(dāng)條件表達(dá)式的值為true，則執(zhí)行next語(yǔ)句，進(jìn)入跳轉(zhuǎn)操作，否則繼續(xù)向下執(zhí)行。,LOOP語(yǔ)句的標(biāo)號(hào),8EXIT語(yǔ)句,EXIT標(biāo)號(hào)WHEN條件表達(dá)式；,三種情況：EXIT；無(wú)條件終止當(dāng)前循環(huán)，跳出LOOP語(yǔ)句，執(zhí)行LOOP語(yǔ)句后的語(yǔ)句。EXIT標(biāo)號(hào)；無(wú)條件終止當(dāng)前循環(huán)，跳到標(biāo)號(hào)所致的語(yǔ)句執(zhí)行。EXIT標(biāo)號(hào)WHEN條件表達(dá)式；當(dāng)條件表達(dá)式為真，終止當(dāng)前循環(huán)，跳到標(biāo)號(hào)所致的語(yǔ)句執(zhí)行；,EXIT語(yǔ)句：EXIT語(yǔ)句主要用在LOOP語(yǔ)句執(zhí)行中有條件或無(wú)條件內(nèi)部轉(zhuǎn)向控制，跳向LOOP語(yǔ)句的終點(diǎn)，用于退出循環(huán)。當(dāng)程序需要處理保護(hù)、出錯(cuò)和警告狀態(tài)時(shí)，語(yǔ)句能提供一個(gè)快捷、簡(jiǎn)便的方法。EXIT語(yǔ)句格式：,9WAIT語(yǔ)句,WAIT語(yǔ)句：在進(jìn)程或過程中執(zhí)行到WAIT語(yǔ)句時(shí)，程序?qū)⒈粧炱?，并設(shè)置好再次執(zhí)行的條件。,進(jìn)程狀態(tài)的變化受wait語(yǔ)句或敏感信號(hào)量變化的控制。wait語(yǔ)句可設(shè)置4種不同的條件：wait-無(wú)限等待，永久掛起；waiton-敏感信號(hào)等待語(yǔ)句，敏感信號(hào)的變化將結(jié)束掛起，再次啟動(dòng)進(jìn)程。waituntil-條件表達(dá)式中隱含信號(hào)變化，當(dāng)滿足WAIT語(yǔ)句所設(shè)條件，則結(jié)束掛起，再次啟動(dòng)進(jìn)程。waitfor-超時(shí)等待語(yǔ)句，從執(zhí)行當(dāng)前的WAIT語(yǔ)句開始，在此時(shí)間段內(nèi)，進(jìn)程處于掛起狀態(tài)，超過這一時(shí)間段后，程序自動(dòng)恢復(fù)執(zhí)行。,WAITON信號(hào)表UNTIL條件表達(dá)式FOR時(shí)間表達(dá)式；,WAIT句格式,WAITON語(yǔ)句格式：WAITON信號(hào)，信號(hào)；-等待信號(hào)量發(fā)生變化，只要發(fā)生變化，進(jìn)程就接收掛起狀態(tài)繼續(xù)執(zhí)行WAITON后的語(yǔ)句。例：以下兩種描述是完全等價(jià)的敏感信號(hào)量列表和WAIT語(yǔ)句只能選其一，不能同時(shí)使用。,process(a,b)beginy=aandb;endprocess;,processbeginy=aandb;waitona,b;endprocess;,注意敏感量的位置,9WAIT語(yǔ)句,WAIT句格式,WAITUNTIL語(yǔ)句（可綜合）格式：WAITUNTIL表達(dá)式；當(dāng)表達(dá)式的值為“真”時(shí)，進(jìn)程被啟動(dòng)，否則進(jìn)程被掛起。WAITUNTIL語(yǔ)句的三種表達(dá)方式：WAITUNTIL信號(hào)=value;WAITUNTIL信號(hào)eventand信號(hào)=value;WAITUNTILnot(信號(hào)stable)and信號(hào)=value;,9WAIT語(yǔ)句,WAIT句應(yīng)用,用WAITUNTIL語(yǔ)句的三種表達(dá)方式對(duì)時(shí)鐘信號(hào)clk的上升沿的描述：waituntilclk=1;waituntilrising_edge(clk);-調(diào)用IEEE程序包的一個(gè)函數(shù)rising_edge(clk)waituntilclkeventandclk=1;由以上描述可實(shí)現(xiàn)相同的硬件電路結(jié)構(gòu)。,9WAIT語(yǔ)句,10數(shù)據(jù)對(duì)象屬性（attribute）描述,屬性：是某一對(duì)象的特征表示，是一個(gè)內(nèi)部定義函數(shù)。格式為：,對(duì)象名屬性標(biāo)識(shí)符用符號(hào)“”隔開對(duì)象名及其屬性,綜合器支持的屬性有：left表示數(shù)組的左邊界；right表示數(shù)組的右邊界；low表示數(shù)組的下邊界；high表示數(shù)組的上邊界；length表示數(shù)組的長(zhǎng)度；event、stable,如：SignalA:std_logic_vector(7downto0);SignalB:std_logic_vector(0to3);則這兩個(gè)信號(hào)的屬性值分別為：Aleft=7;Aright=0;Alow=0;Ahigh=7;Alength=8;Bleft=0;Bright=3;Blow=0;Bhigh=3;Blength=4;,屬性event,對(duì)當(dāng)前的一個(gè)極小的時(shí)間段內(nèi)的事件進(jìn)行檢測(cè)。如發(fā)生了事件，則返回true，否則返回false。發(fā)生事件：信號(hào)電平發(fā)生變化。clockevent,process(clock)beginifclockeventandclock=1thenq=data;endif;endprocess;,10數(shù)據(jù)對(duì)象屬性（attribute）描述,屬性stable,屬性stable的測(cè)試功能與event剛好相反，信號(hào)在時(shí)間段內(nèi)無(wú)事件發(fā)生，則返回true，否則返回false。以下兩語(yǔ)句的功能相同：clockeventandclock=1not(clockstable)andclock=1,10屬性（attribute）描述,并行處理語(yǔ)句：結(jié)構(gòu)體是描述一個(gè)設(shè)計(jì)實(shí)體內(nèi)部的詳細(xì)內(nèi)容，其中，順序語(yǔ)句用來(lái)實(shí)現(xiàn)這個(gè)詳細(xì)內(nèi)容的算法，而并行語(yǔ)句用來(lái)表示這個(gè)詳細(xì)內(nèi)容的內(nèi)部連接關(guān)系。并行語(yǔ)句的書寫順序并不代表其執(zhí)行的順序,它們是并行執(zhí)行的。常用的并行語(yǔ)句：,第5講并處理語(yǔ)句,進(jìn)程（process）語(yǔ)句；并行信號(hào)代入語(yǔ)句；塊（block）語(yǔ)句；并行過程調(diào)用語(yǔ)句；元件例化語(yǔ)句；生成語(yǔ)句；,在用原理圖描述一個(gè)較復(fù)雜電路時(shí),為了便于設(shè)計(jì)和調(diào)試,設(shè)計(jì)者往往會(huì)把整個(gè)電路分成若干個(gè)相對(duì)獨(dú)立的模塊進(jìn)行描述。在用VHDL設(shè)計(jì)時(shí),設(shè)計(jì)者同樣也是將一個(gè)結(jié)構(gòu)體分成若干個(gè)相對(duì)獨(dú)立的模塊來(lái)描述。模塊可以用四種不同的形式來(lái)描述,即：一系列的順序語(yǔ)句；塊（BLOCK）語(yǔ)句；進(jìn)程（PROCESS）語(yǔ)句；子程序（SUBPROGRAM）語(yǔ)句（包含過程（PROCEDURE）語(yǔ)句和函數(shù)（FUNCTION）語(yǔ)句）；也就是說(shuō)，模塊既可以用順序語(yǔ)句來(lái)描述,也可以用并發(fā)語(yǔ)句來(lái)描述。然而,用多個(gè)進(jìn)程（PROCESS）語(yǔ)句是結(jié)構(gòu)體最基本的表示方法。,第5講并處理語(yǔ)句,1進(jìn)程(prosess)語(yǔ)句,進(jìn)程(prosess)語(yǔ)句格式：,進(jìn)程名：process(敏感信號(hào)1，敏感信號(hào)2，)說(shuō)明區(qū)begin語(yǔ)句語(yǔ)句endprocess進(jìn)程名；,順序語(yǔ)句,可以說(shuō)明數(shù)據(jù)類型、子程序和變量,注意：進(jìn)程語(yǔ)句本身是并行語(yǔ)句，進(jìn)程內(nèi)部是順序語(yǔ)句；一個(gè)進(jìn)程中敏感表和WAIT語(yǔ)句只能出現(xiàn)其一；同一結(jié)構(gòu)體重可以有多個(gè)進(jìn)程，他們之間是并行關(guān)系，進(jìn)程之間通過信號(hào)傳遞信息；,2信號(hào)代入語(yǔ)句,信號(hào)代入語(yǔ)句格式與舉例,進(jìn)程中出現(xiàn)的代入語(yǔ)句稱為信號(hào)代入語(yǔ)句；,結(jié)構(gòu)體中進(jìn)程外出現(xiàn)的代入語(yǔ)句稱為并發(fā)信號(hào)代入語(yǔ)句；同時(shí)執(zhí)行,3條件信號(hào)代入語(yǔ)句,條件信號(hào)代入語(yǔ)句格式：,注意：else不能省略，只有最后語(yǔ)句才有“；”；有優(yōu)先級(jí)關(guān)系，條件一優(yōu)先級(jí)最高，依此類推；功能與進(jìn)程中的if語(yǔ)句相同，但用法不同；,3條件信號(hào)代入語(yǔ)句,條件信號(hào)代入語(yǔ)句舉例,3條件信號(hào)代入語(yǔ)句,條件信號(hào)代入語(yǔ)句舉例,Libraryieee;Useieee.std_logic_1164.all;Entityxor2isPort(x,y:instd_logic;z:outstd_logic);Endxor2;Architectureaofxor2isBeginz=1when(x=0andy=1)else1when(x=1andy=0)else0;Enda;,4選擇信號(hào)代入語(yǔ)句,選擇信號(hào)代入格式：,WITH選擇表達(dá)式SELECT賦值目標(biāo)信號(hào)=表達(dá)式1WHEN選擇值1，表達(dá)式2WHEN選擇值2，表達(dá)式nWHENOTHERS；,目的信號(hào)是根據(jù)表達(dá)式的當(dāng)前值來(lái)進(jìn)行表達(dá)式的代入；選擇值要覆蓋所有可能情況，若不能一一指定，用OTHERS為其它情況找個(gè)出口；選擇值必須互斥，不能出現(xiàn)條件重復(fù)或重疊的情況；功能類似于順序語(yǔ)句中的CASE語(yǔ)句，但是并行語(yǔ)句，沒有優(yōu)先級(jí)。,注意：結(jié)束為“,”不是“;”,4選擇信號(hào)代入語(yǔ)句,選擇信號(hào)代入語(yǔ)句舉例,Libraryieee;Useieee.std_logic_1164.all;Entityxor2isPort(x,y:instd_logic;z:outstd_logic);Endxor2;Architectureaofxor2issignaltmp:std_logic_vector(1downto0);Begintmp=x,4選擇信號(hào)代入語(yǔ)句,選擇信號(hào)代入語(yǔ)句舉例,4X1多路選擇器,5塊（block）語(yǔ)句,塊（block）語(yǔ)句:模塊化設(shè)計(jì)的一種方式。,格式：塊標(biāo)號(hào):Block數(shù)據(jù)對(duì)象定義部分Begin塊描述部分EndBlock;,塊（block）語(yǔ)句舉例,5塊（block）語(yǔ)句,libraryieee;useieee.std_logic_1164.all;entityexam1isport(a,b,c:instd_logic;d,e:outstd_logic);endexam1;architecturem1ofexam1isbeginBlock_1:BlockBegindD2,b=D3,s=S0,y=B)；,元件例化語(yǔ)句所描述的關(guān)聯(lián)關(guān)系有兩種方式：,還可以用混合關(guān)聯(lián),6元件例化語(yǔ)句,元件例化語(yǔ)句(舉例：用二選一實(shí)現(xiàn)四選一數(shù)據(jù)選擇),底層文件：,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYmux2ISPORT(a,b,s:INSTD_LOGIC；y:OUTSTD_LOGIC)；ENDmux2；ARCHITECTUREexample13OFmux2ISBEGINyD2,b=D3,s=S0,y=B)；U3:mux2PORTMAP(A,B,S1,y=Y)；ENDexmple13；,-元件例化-元件定義,-位置關(guān)聯(lián)方式-名稱關(guān)聯(lián)方式-混合關(guān)聯(lián)方式,6元件例化語(yǔ)句,7生成（GENERATE）語(yǔ)句,生成（GENERATE）語(yǔ)句功能應(yīng)用場(chǎng)合,生成（GENERATE）語(yǔ)句具有復(fù)制功能，可以對(duì)有規(guī)律設(shè)計(jì)結(jié)構(gòu)的邏輯描述進(jìn)行簡(jiǎn)化。當(dāng)設(shè)計(jì)一個(gè)由多個(gè)相同單元模塊組成的電路時(shí)，只要根據(jù)設(shè)計(jì)條件，設(shè)計(jì)好一個(gè)元件，就可以用生成語(yǔ)句復(fù)制一組完全相同的并行元件或設(shè)計(jì)單元來(lái)組成電路。,生成（GENERATE）語(yǔ)句格式,生成語(yǔ)句有兩種格式：,標(biāo)號(hào):FOR循環(huán)變量IN取值范圍GENERATE說(shuō)明部分BEGIN并行語(yǔ)句；ENDGENERATE標(biāo)號(hào)；,標(biāo)號(hào):IF條件GENERATE說(shuō)明部分BEGIN并行語(yǔ)句；ENDGENERATE標(biāo)號(hào)；,7生成（GENERATE）語(yǔ)句,重復(fù)結(jié)構(gòu)的描述,描述一個(gè)結(jié)構(gòu)中的例外。當(dāng)執(zhí)行到該語(yǔ)句時(shí)首先進(jìn)行條件判斷，如果條件為“TRUE”才會(huì)執(zhí)行生成語(yǔ)句中的并行處理語(yǔ)句；如果條件為“FALSE”，則不執(zhí)行該語(yǔ)句。,生成（GENERATE）語(yǔ)句組成,生成語(yǔ)句的格式由四部分組成：使用FOR語(yǔ)句或IF語(yǔ)句結(jié)構(gòu)，來(lái)規(guī)定重復(fù)生成并行語(yǔ)句的方式；通過說(shuō)明部分，對(duì)元件數(shù)據(jù)類型、子程序、數(shù)據(jù)對(duì)象進(jìn)行局部的說(shuō)明；并行語(yǔ)句主要用生成語(yǔ)句來(lái)復(fù)制一組相同的并行元件，其語(yǔ)句包括所有的并行語(yǔ)句，甚至生成語(yǔ)句本身，可實(shí)現(xiàn)嵌套式生成結(jié)構(gòu)；標(biāo)號(hào)是可選擇項(xiàng)，在嵌套式生成結(jié)構(gòu)中起著十分重要的作用。,7生成（GENERATE）語(yǔ)句,生成（GENERATE）語(yǔ)句：描述用D觸發(fā)器組成的八位移位寄存器,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYff_dISPORT(d,cp:INSTD_LOGIC；q:OUTSTD_LOGIC)；ENDff_d；ARCHITECTUREexample14OFff_dISBEGINPROCESS（cp）BEGINIFcpEVENTANDcp=1THENq=d；ENDIF；ENDPROCESS；ENDexample14；,描述D觸發(fā)器的源程序,7生成（GENERATE）語(yǔ)句,用元件例化描述移位寄存器,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYshift_reg_8ISPORT(Din,CLK:INSTD_LOGIC；Dout:OUTSTD_LOGIC)；Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDshift_reg_8；ARCHITECTUREexample14OFshift_reg_8ISCOMPONENTff_d；PORT(d,cp:INSTD_LOGIC；q:INSTD_LOGIC)；ENDCOMPONENT；SIGNALd:STD_LOGIC_VECTOR(0TO8)；BEGINd(0)=Din；u1：ff_dPORTMAP(d(0)，CLK，d(1)；u2：ff_dPORTMAP(d(1)，CLK，d(2)；u3：ff_dPORTMAP(d(2)，CLK，d(3)；u4：ff_dPORTMAP(d(3)，CLK，d(4)；u5：ff_dPORTMAP(d(4)，CLK，d(5)；u6：ff_dPORTMAP(d(5)，CLK，d(6)；u7：ff_dPORTMAP(d(6)，CLK，d(7)；u4：ff_dPORTMAP(d(7)，CLK，d(8)；Q(0)=d(1)；Q(1)=d(2)；Q(2)=d(3)；Q(3)=d(4)；Q(4)=d(5)；Q(5)=d(6)；Q(6)=d(7)；Q(7)=d(8)；Dout=d(8)；ENDexample14；,-元件定義,-產(chǎn)生8個(gè)D觸發(fā)器元件,-9條并發(fā)信號(hào)賦值語(yǔ)句將內(nèi)部信號(hào)與輸入輸出端口連接起來(lái),用生成語(yǔ)句描述移位寄存器,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYshift_reg_8ISPORT(Din,CLK:INSTD_LOGIC；Dout:OUTSTD_LOGIC)；Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDshift_reg_8；ARCHITECTUREexample14OFshift_reg_8ISCOMPONENTff_d；PORT(d,cp:INSTD_LOGIC；q:INSTD_LOGIC)；ENDCOMPONENT；SIGNALd:STD_LOGIC_VECTOR(0TO8)；BEGINd(0)=Din；gen2:FORnIN0TO7GENERATEfx:ff_dPORTMAP(d(n),CLK,d(n+1)；ENDGENERATE；Q(0)=d(1)；Q(1)=