700V外延LDMOS模型的建立與參數(shù)提取.doc

700V外延LDMOS模型的建立與參數(shù)提取摘要：本文借助二維數(shù)值模擬軟件MEDICI對700V外延型LDMOS特性進(jìn)行分析，對其電流飽和機理做了研究，在此基礎(chǔ)上采用宏模型的建模方法，給出LDMOS的等效電路模型。并用參數(shù)提取軟件Aurora，提取了相應(yīng)得參數(shù)。在Cadence下仿真取得了較好的效果。關(guān)鍵詞：LDMOS，飽和柵壓，等效電路模型Building model and Extracting parameters of a 700Vextension LDMOS DeviceAbstract: Analyses are made on the 700V extension LDMOS Device by using two-dimensional numerical simulator MEDICI and investing its saturation mechanisms of current. Basing on these facts, we use a sub-circuit model by the concept of macro model. And we extract parameters of it by using parameter extraction software Aurora. Good results are obtained when it is simulated in Cadence.Key words: LDMOS, Saturation voltage of gate, sub-circuit model51 引 言高壓集成電路目前已被廣泛應(yīng)用于開關(guān)電源1、電機驅(qū)動、工業(yè)控制、汽車電子、日常照明、家用電器等領(lǐng)域。高壓集成電路一般由高壓和低壓器件組成。高壓器件中最為關(guān)鍵的設(shè)計就是LDMOS 的設(shè)計。為了能將設(shè)計出的LDMOS管用于電路的仿真，建立一個準(zhǔn)確的LDMOS的模型就變得尤為關(guān)鍵。本文研究的LDMOS的結(jié)構(gòu)，如圖1。其耐壓能力可達(dá)到近750V。 圖1 LDMOS結(jié)構(gòu) 圖2 LDMOS輸出特性2 LDMOS的特性分析從輸出特性的曲線（圖2）上可以看出當(dāng)柵壓上升到一定值時，輸出電流Id會出現(xiàn)飽和現(xiàn)象。假設(shè)此時的柵壓為準(zhǔn)飽和柵壓Vgsat。則當(dāng)VgsVgsat時Vg增大Id基本不變。我們就這兩種不同的工作狀態(tài)，對LDMOS的工作原理進(jìn)行分析。 2.1 低柵壓下的工作情況（VgsVgsat）高柵壓下的電流飽和是由漂移區(qū)中載流子速度飽和引起的。這是由于：在漏壓逐漸升高的情況下,漏下方的耗盡層將逐漸展寬，使得電流的導(dǎo)通區(qū)域變窄，漂移區(qū)的電阻值上升。當(dāng)漏壓增大到足夠大時，且滿足此時溝道區(qū)并未發(fā)生夾斷或速度飽和的情況，載流子積累在N+漏附近，會形成類似pn結(jié)的空間電荷區(qū)，產(chǎn)生較大的電場。當(dāng)電場值達(dá)到飽和速度電場臨界值，便會引起速度飽和的發(fā)生。高柵壓下“包”將不會再出現(xiàn)（見圖5）。 從硅表面電勢變化圖（圖6）來看，電流飽和之后，電勢線后半部分發(fā)生彎曲，表明了飽和后增加的電壓大部分降落在了漂移區(qū)末端。這一現(xiàn)象不難看出，漏收集端存在一等價的有源負(fù)載，它的阻值受漏壓控制，我們可以將它的物理意義等效成一個結(jié)構(gòu)寄生JFET。 圖 5 Vgs=9V Vds=150V時的電流流向 圖 6 Vgs=9v時, 不同漏壓下的 硅表面電勢分布3 LDMOS的等效電路模型。顯然LDMOS的溝道區(qū)域相當(dāng)于增強型的MOS管，電流流出MOS管便進(jìn)入到JFET1，由于JFET1只是我們抽象出來的電路元件，所以其柵所接的位置不明。但我們知道“包”的大小隨柵壓及漏壓都會發(fā)生變化。這就表明了JFET1的柵源電壓同樣受到LDMOS的柵壓及漏壓的控制。我們可在JFET1的柵源之間引入一個受LDMOS柵、漏電壓控制的電壓源，來描述這種影響。接著電流進(jìn)入到JFET2區(qū)，我們發(fā)現(xiàn)JFET2中的電流導(dǎo)通區(qū)域只受漏壓影響，因而可將JFET2看作柵、源短接。有了這些主要的器件，再考慮一些寄生電阻，電容及二極管的影響，就得到了圖8的LDMOS完整等效電路模型。圖7 LDMOS結(jié)構(gòu)劃分 圖8 LDMOS完整等效電路模型為滿足LDMOS的特性，我們所希望達(dá)到的電路工作模式是：低柵壓時，隨漏壓升高，V1電壓上升， MOS管先達(dá)到速度飽和，電流保持不變。控制GJ的值，使此時JFET1也進(jìn)入飽和區(qū)，那么增加的電壓將會落在JFET1上，電流可保持恒定。而JFET2始終處在線形區(qū)。只相當(dāng)于一個電阻。高柵壓時，V1保持很小，MOS管不發(fā)生速度飽和，JFET2先進(jìn)入到飽和區(qū)。輸出電流為JFET2的飽和電流。參數(shù)提取步驟：1 構(gòu)造MOS管，其結(jié)構(gòu)與LDMOS中MOS區(qū)的結(jié)構(gòu)相同。利用參數(shù)提取軟件AURORA，通過測試這個MOS管的輸入，輸出特性?？商岢鯩OS管的參數(shù)。2 同樣通過輸出特性曲線可近似計算出JFET1,JFET2柵、漏電壓與電流的關(guān)系。便可很容易的提得這兩個管子的參數(shù)。3 JFET1的柵源電壓GJ，隨G、D處所加的電壓GS，DS變化。利用流過MOS管和JFET1的電流相等的原則,可以算出不同GS、DS下的GJ值。4 LDMOS中的電容包括Cgs（柵源電容），Cgd（柵漏電容），Cds（源漏電容）。對于Cgs，在 Cadence下我們只需給出柵源的交疊電容Cgs03。Cgd由在漂移區(qū)的柵氧化層產(chǎn)生。如前所述隨著漏壓的上升，漂移區(qū)的氧化層下可能出現(xiàn)一個耗盡層，使得電容值下降。參照文獻(xiàn)4Cgd的表達(dá)式由下式給出：Cds可看作漏區(qū)的結(jié)電容，表達(dá)式為5：將等效電路模型，及其相關(guān)模型參數(shù)用于cadence下進(jìn)行仿真，其結(jié)果表明此模型仿真結(jié)果，與Medici所得出的仿真結(jié)果能較好吻合。 圖 9 Cadence下仿真出的輸出特性圖10 Medici下仿真出的輸出特性 圖11 Cadence下仿真出的輸入出特性 圖12 Medici下仿真出的輸入特性為仿真LDMOS的瞬態(tài)特性，我們將Vds固定為2V，Vgs在1ns的時間內(nèi)由0V上升到5V。得到如圖13所示的輸出電流。 圖13 Cadence下仿真出的瞬態(tài)特性 圖14 Medici下仿真出的瞬態(tài)特性4 結(jié)論為實現(xiàn)電路仿真的需要，開發(fā)新型電子器件模型成為一個重要的課題。與傳統(tǒng)的LDMOS等效電路模型比較，本文的創(chuàng)新點在于，引入兩個等效的JFET管來構(gòu)建等效電路，這很好地滿足LDMOS高柵壓與低柵壓兩種不同工作狀態(tài)的需要，提高了模型的準(zhǔn)確度。同時也給出了參數(shù)提取的步驟，結(jié)果證明這一等效電路模型可以較好的模擬LDMOS的特性。參 考 文 獻(xiàn)1郭家榮、孟祥瑞、周耀，DC-DC開關(guān)電源管理芯片的設(shè)計J，微計算機信息，2005第一期； P.152-1532蘇建，700V單晶擴散型LDMOS的特性與模型J，微電子學(xué)，April,2004;2(34).p.2.3David A.Johns, Ken Martin. Analog Integrated Circuit DesignM,機械工業(yè)出版社，2005.p.40-42.4Moncoqut D, Farenc D. LDMOS transistor for smart power circuits:modeling and design.In: Proceedings of the