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文檔簡介

西安電子科技大學(xué)考試時間分鐘試題題號一二三四五六七八九十總分分數(shù)1.考試形式:閉(開)卷;2.本試卷共四大題,滿分100分。班級學(xué)號姓名任課教師一、選擇題(每題2分,共18分)1.下面哪個是可以用verilog語言進行描述,而不能用VHDL語言進行描述的級別?(A)(A)開關(guān)級(B)門電路級(C)體系結(jié)構(gòu)級(D)寄存器傳輸級2.在verilog中,下列語句哪個不是分支語句?(D)(A)if-else(B)case(C)casez(D)repeat3下列哪些Verilog的基本門級元件是多輸出(D)(A)nand(B)nor(C)and(D)not4Verilog連線類型的驅(qū)動強度說明被省略時,則默認的輸出驅(qū)動強度為(B)(A)supply(B)strong(C)pull(D)weak5.元件實例語句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延遲的典型值為(B)(A)1(B)2(C)3(D)46已知“a=1b1;b=3b001;”那么a,b(C)(A)4b0011(B)3b001(C)4b1001(D)3b101第2頁共8頁7.根據(jù)調(diào)用子模塊的不同抽象級別,模塊的結(jié)構(gòu)描述可以分為(ABC)(A)模塊級(B)門級(C)開關(guān)級(D)寄存器級8在verilog語言中,a=4b1011,那么&a=(D)(A)4b1011(B)4b1111(C)1b1(D)1b09在verilog語言中整型數(shù)據(jù)與(C)位寄存器數(shù)據(jù)在實際意義上是相同的。(A)8(B)16(C)32(D)64二、簡答題(2題,共16分)1VerilogHDL語言進行電路設(shè)計方法有哪幾種(8分)1、自上而下的設(shè)計方法(Top-Down)2、自下而上的設(shè)計方法(Bottom-Up)3、綜合設(shè)計的方法2specparam語句和parameter語句在參數(shù)說明方面不同之處是什么(8分)。1、specparam語句只能在延時的格式說明塊(specify塊)中出現(xiàn),而parameter語句則不能在延時說明塊內(nèi)出現(xiàn)2、由specparam語句進行定義的參數(shù)只能是延時參數(shù),而由parameter語句定義的參數(shù)則可以是任何數(shù)據(jù)類型的參數(shù)3、由specparam語句定義的延時參數(shù)只能在延時說明塊內(nèi)使用,而由parameter語句定義的參數(shù)則可以在模塊內(nèi)(該parameter語句之后)的任何位置說明第3頁共8頁三、畫波形題(每題8分,共16分)1.根據(jù)下面的程序,畫出產(chǎn)生的信號波形(8分)modulepara_bloc_nested_in_seri_bloc(A,B);outputA,B;rega,b;initialbeginA=0;B=1;#10A=1;forkB=0;#10B=1;#20A=0;join#10B=0;#10A=1;B=1;endendmodule第4頁共8頁2.根據(jù)下面的程序,畫出產(chǎn)生的信號波形(8分)modulesignal_gen1(d_out);outputd_out;regd_out;initialbegind_out=0;#1d_out=1;#2d_out=0;#3d_out=1;#4d_out=0;endendmodule四、程序設(shè)計(4題,共50分)1.試用verilog語言產(chǎn)生如下圖所示的測試信號(12分)modulesignal_gen9(clk,in1,in2);outputin1,in2,clk;regin1,in2,clk;initialbeginin1=0;in2=1;第5頁共8頁clk=0;endinitialbegin#15in1=1#10in1=0;#5in1=1;#10in1=0;endinitialbegin#5in2=0;#5in2=1;#25in2=0;endalwaysbegin#5clk=clk;endendmodule2試用verilog語言,利用內(nèi)置基本門級元件,采用結(jié)構(gòu)描述方式生成如圖所示的電路(12分)moduleMUX4x1(Z,D0,D1,D2,D3,S0,S1);3.試用verilog語言描述:圖示為一個4位移位寄存器,是由四個D觸發(fā)器(分別設(shè)為U1,U2,U3,U4)構(gòu)成的。其中seri_in是這個移位寄存器的串行輸入;clk為移位時脈沖輸入;clr為清零控制信號輸入;Q1Q3則為移位寄存器的并行輸出。(14分)moduled_flop(q,d,clr,clk);outputq;inputd,clr,clk;regq;always(clr)if(!clr)assignq=0;elsedeassignq;always(negedgeclk)q=d;endmodule第7頁共8頁moduleshifter(seri_in,clk,clrb,Q);inputseri_in,clk,clrb;output3:0Q;d_flopU1(Q0,seri_in,clrb,clk),U2(Q1,Q0,clrb,clk),U3(Q2,Q1,clrb,clk),u4(Q3,Q2,clrb,clk);endmodule4利用有限狀態(tài)機,以格雷碼編譯方式設(shè)計一個從輸出信號序列中檢測出101信號的電路圖,其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。(12分)Din=0Din=1S0=00SO,OS1,0S1=01S2,0S1,0S2=11S0,0S1,1下一狀態(tài)NS和輸出Qout目前狀態(tài)CSmodulemelay(clk,Din,reset,Qout);inputclk,reset;inputDin;outputQout;regQout;parameter1:0S0=2b00,S1=2b01,S2=2b11;reg1:0CS;第8頁共8頁reg1:0NS;always(posedgeclkorposedgereset)beginif(reset=1b01)CS=S0;elseCS=NS;endalways(CSorDin)begincase(CS)S0:beignif(Din=1b0)beginNS=S0;Qout=1b0;endelsebeginNS=S1;Qout=1b0;endendS1:beginif(Din=1b0)beginNS=S2;Qout=1b0;endelsebeginNS=S1;Qout=1b0;endendS2:beignif(Din=1b0)beginNS=S0;Qout=1b0;第9頁共8頁endelsebeginNS=S1;Qout=1b0;endendendcaseendendmodule、填空題(10分,每小題1分)1.用EDA技術(shù)進行電子系統(tǒng)設(shè)計的目標是最終完成的設(shè)計與實現(xiàn)。2.可編程器件分為和。3.隨著EDA技術(shù)的不斷完善與成熟,的設(shè)計方法更多的被應(yīng)用于VerilogHDL設(shè)計當(dāng)中。4.目前國際上較大的PLD器件制造公司有和公司。5.完整的條件語句將產(chǎn)生電路,不完整的條件語句將產(chǎn)生電路。6.阻塞性賦值符號為,非阻塞性賦值符號為。二、選擇題(10分,每小題2分)1.大規(guī)??删幊唐骷饕蠪PGA、CPLD兩類,下列對FPGA結(jié)構(gòu)與工作原理的描述中,正確的是。AFPGA全稱為復(fù)雜可編程邏輯器件;BFPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件;C基于SRAM的FPGA器件,在每次上電后必須進行一次配置;D在Altera公司生產(chǎn)的器件中,MAX7000系列屬FPGA結(jié)構(gòu)。2.基于EDA軟件的FPGA/CPLD設(shè)計流程為:原理圖/HDL文本輸入綜合_適配編程下載硬件測試。正確的是。功能仿真時序仿真邏輯綜合配置分配管腳ABCD3.子系統(tǒng)設(shè)計優(yōu)化,主要考慮提高資源利用率減少功耗(即面積優(yōu)化),以及提高運行速度(即速度優(yōu)化);指出下列哪些方法是面積優(yōu)化。流水線設(shè)計資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法ABCD4.下列標識符中,_是不合法的標識符。A9moonBState0CNot_Ack_0Dsignall5.下列語句中,不屬于并行語句的是:_A過程語句Bassign語句C元件例化語句Dcase語句三、EDA名詞解釋(10分)寫出下列縮寫的中文含義:ASIC:RTL:FPGA:SOPC:CPLD:LPM:EDA:IEEE:IP:ISP:四、簡答題(10分)1.簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別(本題4分)。2.簡述有限狀態(tài)機FSM分為哪兩類?有何區(qū)別?有限狀態(tài)機的狀態(tài)編碼風(fēng)格主要有哪三種?FSM的三段式描述風(fēng)格中,三段分別描述什么?(本題6分)2五、程序注解(20分,每空1分)moduleAAA(a,b);outputainput6:0breg2:0sum;integeri;regaalways(b)beginsum=0;for(i=0;i=6;i=i+1)if(bi)sum=sum+1;if(sum2)a=1;elsea=0;endendmodule本程序的邏輯功能是:。四、VerilogHDL語言編程題(1、2小題10分,3小題20分)要求:寫清分析設(shè)計步驟和注釋。1.試用VerilogHDL描述一個帶進位輸入、輸出的8位全加器。端口:A、B為加數(shù),CI為進位輸入,S為和,CO為進位輸出32.編寫一個帶異步清零、異步置位的D觸發(fā)器。端口:CLK為時鐘,D為輸入,CLK為清零輸入端,SET為置位輸入端;Q輸出端。3.設(shè)計一個帶有異步復(fù)位控制端和時鐘使能控制端的10進制計數(shù)器。端口設(shè)定如下:輸入端口:CLK:時鐘,RST:復(fù)位端,EN:時鐘使能端,LOAD:置位控制端,DIN:置位數(shù)據(jù)端;輸出端口:COUT:進位輸出端,DOUT:計數(shù)輸出端。4一、填空題(每空2分,共20分)1、ASIC2、FPGA和CPLD。3、自頂向下4、Altera和Xilinx5、組合時序6、=二、選擇題(10分,每小題2分)1、C2、B3、B4、A5、D三、EDA名詞解釋(10分)ASIC專用集成電路RTL寄存器傳輸級FPGA現(xiàn)場可編程門陣列SOPC可編程片上系統(tǒng)CPLD復(fù)雜可編程邏輯器件LPM參數(shù)可定制宏模塊庫EDA電子設(shè)計自動化IEEE電子電氣工程師協(xié)會IP知識產(chǎn)權(quán)核ISP在系統(tǒng)編程四、簡答題(10分)1、簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別(本題4分)。答:非阻塞(non-blocking)賦值方式(b=a):b的值被賦成新值a的操作,并不是立刻完成的,而是在塊結(jié)束時才完成;塊內(nèi)的多條賦值語句在塊結(jié)束時同時賦值;硬件有對應(yīng)的電路。阻塞(blocking)賦值方式(b=a):b的值立刻被賦成新值a;完成該賦值語句后才能執(zhí)行下一句的操作;硬件沒有對應(yīng)的電路,因而綜合結(jié)果未知。2、簡述有限狀態(tài)機FSM分為哪兩類?有何區(qū)別?有限狀態(tài)機的狀態(tài)編碼風(fēng)格主要有哪三種?FSM的三段式描述風(fēng)格中,三段分別描述什么?(本題6分)答:Mearly型,Moore型;前者與輸入與當(dāng)前狀態(tài)有關(guān),而后者只和當(dāng)前狀態(tài)有關(guān);Binary,Gray,One-Hot編碼;分別為狀態(tài)保存,狀態(tài)切換,輸出;五、程序注解(20分,每空1分)本程序的邏輯功能是:7人投票表決器。六、VerilogHDL語言編程題(1、2小題10分,3小題20分)要求:寫清分析設(shè)計步驟和注釋。1.試用VerilogHDL描述一個帶進位輸入、輸出的8位全加器。端口:A、B為加數(shù),CIN為進位輸入,S為和,COUT為進位輸出moduleadd4v(a,b,ci,s,co);input3:0a;input3:0b;inputci;output3:0s;outputco;wire3:0carry;functionfa_s(inputa,inputb,inputci);fa_s=abci;endfunctionfunctionfa_c(inputa,inputb,inputci);fa_c=a&b|a&ci|b&ci;endfunctionassigns0=fa_s(a0,b0,ci);assigncarry0=fa_c(a0,b0,ci);assigns1=fa_s(a1,b1,carry0);assigncarry1=fa_c(a1,b1,carry0);assigns2=fa_s(a2,b2,carry1);assigncarry2=fa_c(a2,b2,carry1);assigns3=fa_s(a3,b3,carry2);assignco=fa_c(a3,b3,carry2);endmodule2.編寫一個帶異步清零、異步置位的D觸發(fā)器。63.設(shè)計一個帶有異步復(fù)位控制端和時鐘使能控制端的10進制計數(shù)器。mduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA)

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