北斗二代B1頻點衛(wèi)星導航接收機-硬件板卡SNP8000硬件說明書.doc

宇志通信 抗干擾型衛(wèi)星導航接收機SNP8000 目 錄第一部分 硬件資源配置2第二部分 各功能模塊硬件連接關系5一、電源部分7二、DSP（TMS320C6713）部分8三、FPGA（EP4CE115F23I7N）部分19四、USB2.0（CY7C68013）接口部分19五、時鐘管理部分21六、RTC實時時鐘電路22七、RS232電路(UART)23八、RS422電路24九、四通道AD采樣部分24十、本振頻綜部分25十一、正交下變頻部分29十二、兩級前端低噪放（LNA）30十三、AGC控制電路（串行DA-AD5541）31第一部分 硬件資源配置主要用途： 雙通道抗干擾衛(wèi)星導航接收機開發(fā) 導航接收機雙通道運動載體姿態(tài)測量 雙通道抗干擾型導航接收機算法研究 雙通道接收機多徑測量和算法研究 高動態(tài)衛(wèi)星導航接收機算法研究和設計開發(fā) 高靈敏度衛(wèi)星導航接收機算法研究和設計開發(fā) 高精度衛(wèi)星導航接收機算法研究和設計開發(fā) 多模衛(wèi)星導航接收機算法研究和和設計開發(fā)板上資源： 采用TI公司的高速浮點型處理器TMS320C6713B，主頻300MHz，達2400MIPS，具有強大的通信信號處理能力； 采用兩片Altera公司的CycloneIV系列最大資源的FPGA芯片EP4CE115F484I7N作為核心處理器，可滿足目前絕大多數(shù)的衛(wèi)星導航接收機/軟件無線電中通信信號處理硬件編程和控制能力。CycloneIV 器件主要針對數(shù)字信號處理 (DSP) 和存儲器較多的應用，它采用65 mm工藝，Cyclone IV E FPGA拓展了前一代Cyclone III FPGA的低功耗優(yōu)勢。最新一代器件降低了內(nèi)核電壓，與前一代產(chǎn)品相比，總功耗降低了25，本設計采用的EP4CE115芯片集成有114,480 個LE單元，266個1818乘法器，片上RAM達到3.9 Mb的容量； 板上集成四路AD 采樣，AD 采用Analog Device 公司AD9265芯片，是一款單芯片、16 位、80 MSPS模數(shù)轉換器（ADC），采用1.8 V 模擬電源供電，ADC內(nèi)核采用多級、差分流水線架構，并集成了輸出糾錯邏輯。它具有寬帶寬、差分采樣保持模擬輸入放大器，支持用戶可選的各種輸入范圍。集成基準電壓源可簡化設計。占空比穩(wěn)定器可用來補償ADC時鐘占空比的波動，使轉換器保持出色的性能。ADC輸出數(shù)據(jù)格式為并行1.8 V CMOS或LVDS (DDR)。，模擬帶寬最高可達650MHz，可做射頻直接帶通采樣。 雙通道模擬正交下變頻芯片AD8347，頻率覆蓋800 MHz到2.7 GHz，實現(xiàn)射頻信號混頻至中頻頻段。 雙路本振芯片SI4133，獨立輸出本振信號供給兩路下變頻通道。 雙路獨立兩級前端低噪放TQP3M9036（兼容SPF5122Z）級聯(lián)，提供30dBm級聯(lián)增益。 板上提供高精度RTC實時時鐘模塊，在-40C to +85C溫度范圍內(nèi)提供3.5PPM 精度。 板上具有USB2.0高速傳輸接口功能，接口芯片為Cypress的CY7C68013-56，支持480Mbits高速數(shù)據(jù)傳輸； 板上采用10M 1PPM溫補晶振，準正弦輸出。 1片16Mb 16位總線FLASH芯片，用于存儲DSP運行代碼和大量用戶非易失性數(shù)據(jù)； 1片128Mb 32位總線SDRAM，擴展DSP外部存儲器資源； 4個用戶指示燈；接口類型： 2 個FPGA AS 接口； 2 個FPGA JTAG 接口； 1 個DSP JTAG 接口； 2 個RS232 串行口； 1 個差分422串行口； 1 個USB2.0 接口，接口芯片為Cypress 的CY7C68013，支持480Mbits 高速傳輸； 4個擴展IO 口；第二部分 各功能模塊硬件連接關系硬件連接結構如下圖所示抗干擾型衛(wèi)星導航接收機SNP8000硬件選用兩片主芯片F(xiàn)PGA型號為EP4CE115F484I7N，F(xiàn)PGA工作主時鐘推薦在100MHz以內(nèi)（默認62MHz）；主芯片DSP型號為TMS320C6713BGDP-300， DSP工作主時鐘最高可以達到300MHz。從圖上可以看到，F(xiàn)PGA-A（抗干擾端）前端連接有4路AD采樣芯片（AD9265芯片），分別采樣兩路正交下變頻后輸出的正交模擬中頻信號，另外為了射端前端能正常工作，F(xiàn)PGA-A需通過IO口擴展的SPI接口分別配置兩路射頻頻綜芯片SI4133以及控制兩路串行DA芯片的電壓輸出（調(diào)節(jié)AGC范圍），F(xiàn)PGA-A輸出端通過與FPGA-B（接收機端）互連的94個IO口進行數(shù)據(jù)交互，把經(jīng)抗干擾處理后的信號傳輸FPGA-B（接收機端）做后續(xù)的衛(wèi)星導航接收機用途； FPGA-B(接收機端)通過IO口擴展有RS232，RS422，RTC接口以及USB2.0接口；另外DSP總線掛在FPGA-B(接收機端)上， 并且DSP總線上分別掛有FLASH，SDRAM芯片，F(xiàn)LASH主要用于DSP脫離仿真器調(diào)試后，用于存儲DSP固化的代碼，每次硬件板上電后，DSP啟動BootLoader加載程序，加載外部的FLASH固化代碼入內(nèi)部的RAM空間，加載完成后啟動執(zhí)行程序。注意 硬件板DSP能在每次上電后自動加載FLASH代碼并能執(zhí)行需要滿足幾個條件 供給DSP的IO電壓（3.3V）以及核電壓（1.4V）工作正常，這個條件在硬件板正常工作的情況下是滿足的； 供給DSP的參考時鐘輸入是正常的（通過FPGA-A上電加載后輸出供給），這個條件在硬件板正常工作的情況下是滿足的； 供給DSP的復位信號是正常的（通過FPGA-A上電加載后輸出供給），這個條件在硬件板正常工作的情況下是滿足的； FLASH內(nèi)部固化有正確的程序代碼，這部分可以參考“北斗二代B1頻點衛(wèi)星導航接收機 -DSP程序固化工具”。 板上的J1-BOOTSEL短路帽是否未扣上（設置DSP上電加載FLASH程序模式時短路帽是不扣上的，當通過仿真器調(diào)試DSP時短路帽需要扣上），這部分可以參考“北斗二代B1頻點衛(wèi)星導航接收機-硬件平臺SNP8000使用說明書”。一、電源部分板上電源采用5V外部供電，電源通過板上的20芯SCSI接口引入，如下圖1.1所示圖1.1+5V電源供電主要分兩部分，第一部分是數(shù)字基帶處理部分，主要供給DSP、FPGA以及外圍數(shù)字電路模塊芯片，第二部分是供應射頻通道部分，主要供給前端低噪放、混頻模塊和本振模塊等。數(shù)字基帶處理部分供電中： 分別經(jīng)U40和U43產(chǎn)生D3.3V（3.3V）和D1.4V（1.4V），其中D3.3V分別給DSP和FPGA的IO口及其周邊芯片供電，D1.4V給DSP的核電壓供電； 經(jīng)U39產(chǎn)生D1.2V（1.2V），分別給FPGA-A和FPGA-B的核電壓供電； 經(jīng)U48產(chǎn)生模擬2.5V電壓A2.5V，分別給FPGA-A和FPGA-B的編程電壓等供電； 經(jīng)U42和U43產(chǎn)生A1.8V電壓和D1.8V電壓，分別給U15、U16、U27和U28（AD9233）供應模擬電壓和數(shù)字電壓；w 經(jīng)U46產(chǎn)生模擬3.3V電壓OSC_3.3V供給10M溫補晶振； 經(jīng)U44產(chǎn)生模擬4.4V電壓A5.0V_AMP供給10M溫補晶振輸出的AD8012驅動放大芯片； 經(jīng)U47產(chǎn)生模擬3.3V(兼容3.0V)電壓A3.0V_DA供給串行DA芯片AD5541；射頻通道中: 分別經(jīng)U14和U26產(chǎn)生3.3V（3.0V）電壓，供給射頻通道頻綜模塊SI4133; 分別經(jīng)U12和U24產(chǎn)生4.6V電壓，供給正交下變頻芯片AD8347電路； 分別經(jīng)U11和U23產(chǎn)生4.6V電壓，供給射頻通道天線饋電電壓和前端低噪放電路；接收板正常工作消耗電流1800mA左右。二、DSP（TMS320C6713）部分TMS320C6713 的存儲空間分配如表2-1：存儲空間描述大?。ㄗ止?jié)）地址空間片內(nèi)L2 RAM192K0x0000 00000x0002 FFFF片內(nèi)L2 RAM/Cache64K0x0003 00000x0003 FFFF保留24M - 256K0x0004 00000x017F FFFF外部存儲器接口（EMIF）寄存器256K0x0180 00000x0183 FFFFL2 寄存器128K0x0184 00000x0185 FFFF保留128K0x0186 00000x0187 FFFFHPI 寄存器256K0x0188 00000x018B FFFFMcBSP0 寄存器256K0x018C 00000x018F FFFFMcBSP1 寄存器256K0x0190 00000x0193 FFFFTimer0 寄存器256K0x0194 00000x0197 FFFFTimer1 寄存器256K0x0198 00000x019B FFFF中斷向量寄存器5120x019C 00000x019C 01FF配置寄存器40x019C 02000x019C 0203保留256K - 5160x019C 02040x019F FFFFEDMA RAM和EDMA寄存器256K0x01A0 00000x01A3 FFFF保留768K0x01A4 00000x01AF FFFFGPIO 寄存器16K0x01B0 00000x01B0 3FFF保留240K0x01B0 40000x01B3 FFFFIIC0 寄存器16K0x01B4 00000x01B4 3FFFIIC1 寄存器16K0x01B4 40000x01B4 7FFF保留16K0x01B4 80000x01B4 BFFFMcASP0 寄存器16K0x01B4 C0000x01B4 FFFFMcASP1 寄存器16K0x01B5 00000x01B5 3FFF保留160K0x01B5 40000x01B7 BFFFPLL 寄存器8K0x01B7 C0000x01B7 DFFF保留264K0x01B7 E0000x01BB FFFFEmulation 寄存器256K0x01BC 00000x01BF FFFF保留4M0x01C0 00000x01FF FFFFQDMA 寄存器520x0200 00000x0200 0033保留16M - 520x0200 00340x02FF FFFF保留720M0x0300 00000x2FFF FFFFMcBSP0 數(shù)據(jù)端口64M0x3000 00000x33FF FFFFMcBSP1 數(shù)據(jù)端口64M0x3400 00000x37FF FFFF保留64M0x3800 00000x3BFF FFFFMcASP0 數(shù)據(jù)端口1M0x3C00 0000 0x3C0F FFFFMcASP1 數(shù)據(jù)端口1M0x3C10 0000 0x3C1F FFFF保留1G + 62M0x3C20 0000 0x7FFF FFFFEMIF CE0256M0x8000 0000 0x8FFF FFFFEMIF CE1256M0x9000 0000 0x9FFF FFFFEMIF CE2256M0xA000 0000 0xAFFF FFFFEMIF CE3256M0xB000 0000 0xBFFF FFFF保留1G0xC000 0000 0xFFFF FFFF表2-1DSP正常工作的連接除了IO電壓3.3V和核電壓1.4V供電之外，還需設計如下幾個方面的電路： 工作模式 復位控制 鎖相環(huán)供電電路 時鐘 JTAG調(diào)試接口配置工作模式：工作模式配置如圖2.1所示，配置內(nèi)容參考TMS320C6713的數(shù)據(jù)手冊，查看相應引腳的功能配置。圖2.1在這里要注意的是，J1通過是否扣短路帽來設置用于選擇仿真器調(diào)試模式還是FLASH加載模式，實際使用中要特別引起注意。TMS320C6713提供了2種引導方式：主機加載和外接FLASH(ROM Boot)加載。當選擇主機加載（host boot）模式時，核心CPU停留在復位狀態(tài)，芯片其余部分保持正常狀態(tài)。引導過程中，外部主機通過主機接口（HPI）初始化CPU的存儲空間。完成所有的初始化工作后，主機向接口（HPI）控制寄存器DSPINT位（位于HPIC寄存器）寫1，結束引導過程。此時CPU退出復位狀態(tài)，開始執(zhí)行地址0處的指令。主機加載模式下，可以對DSP所有的存儲空間進行讀/寫。當選擇FLASH加載模式時，CPU在復位信號無效之后，仍保持復位狀態(tài)，此時位于外部CE1空間的FLASH中的1KB代碼通過EDMA被搬入地址0處，搬移的位數(shù)大小由boot mode的配置確定。傳輸完成后，CPU退出復位狀態(tài)，開始執(zhí)行地址0處的指令。用戶可以指定外部加載FLASH的存儲寬度，由boot mode的配置確定，EMIF會自動將相鄰的8bit/16bit數(shù)據(jù)合成為32bit的指令。FLASH中的程序存儲格式應當與芯片的Endian模式設置一致。在實際應用中，為了獲得較高的運行速度，通常要把低速FLASH中的代碼傳送到高速RAM中執(zhí)行，但大部分應用程序都要超出1KB，顯然上述的FLASH引導過程不能滿足全部程序傳輸?shù)男枰?，這就需要開發(fā)人員自己編寫一段“二級引導程序”來完成剩下的傳輸工作。需要注意的是，“二級引導程序”要被放在CE1空間FLASH的起始處。整個FLASH引導方式的工作過程如下：設備復位，CPU從CE1空間的起始處拷貝KB數(shù)據(jù)到地址處。所拷貝的這些數(shù)據(jù)就包含用戶編寫的二級引導程序。拷貝結束，CPU退出復位狀態(tài)，從地址處開始運行二級引導程序。該引導程序按要求將FLASH中的應用程序拷貝到RAM的指定位置。完成后，引用C程序入口函數(shù)c_int00()。c_int00()函數(shù)初始化C語言運行環(huán)境，然后開始運行應用程序。復位控制：復位控制電路通過FPGA-A（抗干擾端）的IO輸出來控制。鎖相環(huán)供電電路：TMS320C6713的PLL鎖相環(huán)輸入電壓通過L1磁珠濾波之后給入給PLLHV管腳（如圖2.3），以減少時鐘輸出的相位噪聲。圖2.3時鐘：開發(fā)板中，CLKMODE0上拉至3.3V為高，CLKIN（DSP工作時鐘） 和 ECLKIN （External EMIF input clock source外部存儲器接口輸入時鐘）為62MHZ。根據(jù)DSP的PLL控制器可以配置不同頻率的時鐘信號用于CPU的內(nèi)核，外部存儲器、McASP、數(shù)據(jù)地址總線等外設。6713的時鐘結構如圖2.4：圖2.4TMS320C6713的時鐘配置可以由PLL控制/狀態(tài)寄存器PLLCSR、倍頻系數(shù)PLLM以及PLLDIVx和OSCDIV1等相關寄存器進行設置。相關寄存器的描述如表2-2、表2-3、表2-4、表2-5。表2-2表2-3表2-4表2-5JTAG連接：JTAG具體連接可詳細參考TMS320C6713的數(shù)據(jù)手冊“TMS320C6000 Peripherals Reference Guide.pdf”第699頁（注意：布線時JTAG口與DSP連線應盡量短）（如圖2.5）。 圖2.5EMIF接口, 存儲空間的配置：EMIF接口由CE0、CE1、CE2、CE3共4個存儲空間，每個存儲空間尋址范圍為256M 字節(jié) ，數(shù)據(jù)總線寬度為32bit ，支持的存儲器類型有SDRAM 、SBSRAM 、SRAM、Flash 等。其輸入時鐘由外部ECLKIN 引腳提供或內(nèi)部SYSCLK3 提供。 EMIF接口相關信號如圖2.6：圖2.6ECLKIN：為EMIF 外部時鐘輸入； ECLKOUT：為EMIF 工作時鐘 有2 個來源：ECLKIN 和SYSCLK3 ，可由EKSRC寄存器（DEVCFG.4）配置選擇 ，EKSRC = 0 時，選中SYSCLK3 （默認）EKSRC = 1 時，選中ECLKIN；ED31:0：為32位數(shù)據(jù)總線，對應原理圖中的TED31:0網(wǎng)絡；EA21:2：為20位地址總線，對應原理圖中的TEA31:0網(wǎng)絡；: 為存儲空間選擇信號，對應原理圖中的TCE0n、TCE1n、TCE2n、TCE3n、網(wǎng)絡；: 為字節(jié)使能信號，對應原理圖中的TBE0n、TBE1n、TBE2n、TBE3nARDY：異步存儲器數(shù)據(jù)就緒信號；/: 為異步存儲器讀出使能信號/SDRAM行選通信號/SBSRAM 讀出使能信號, 對應原理圖中的TSDRASn網(wǎng)絡；/：為異步存儲器讀使能信號/ SDRAM列選通信號/ SBSRAM地址選通信號, 對應原理圖中的TSDCASn網(wǎng)絡；/:為異步存儲器寫使能信號/SDRAM寫使能信號/ SBSRAM寫使能信號, 對應原理圖中的TSDWEn網(wǎng)絡；: EMIF 總線保持請求信號；:EMIF 總線已保持確認信號；BUSREQ： EMIF 總線請求標志信號。在開發(fā)板上，DSP與外部存儲器件的通信主要通過EMIF接口總線來完成，如圖2.7所示圖2.7U2（MT48LC4M32B2B5）為1Mx32x4Banks共128Mbits的SDRAM，配置為DSP的CE0空間, 地址范圍為0x80000000-0x81000000，其地址總線、數(shù)據(jù)總線與控制線與DSP接口實現(xiàn)無縫連接。SDRAM行列地址的配置參考如表2-6：表2-6U3（39VF1601）為1Mx16bit的FLASH，接在DSP的CE1空間，地址范圍為0x90000000-0x90200000，與DSP地址總線TEA21T2 20根地址總線剛好完全匹配。對FLASH進行寫操作時，首先需要對它進行擦除之后才能寫操作，而這中間涉及到擦除和寫的命令控制字，具體參考SST39VF1601的數(shù)據(jù)手冊。在使用EMIF接口訪問外部存儲器件時，根據(jù)外部存儲器件的特性，還需要配置相關的寄存器GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT等，具體的配置參數(shù)請參考相關數(shù)據(jù)手冊。此外，DSP的地址總線、數(shù)據(jù)總線及控制線與FPGA相連，因此與FPGA的數(shù)據(jù)交互也是通過EMIF總線訪問來完成。三、FPGA（EP4CE115F23I7N）部分FPGA的JTAG和AS的配置電路如圖3.1，AS配置芯片采用EPCS64，這里需要注意的是FPGA的時鐘接口，其內(nèi)部的PLL輸入需要專用時鐘引腳輸入。圖3.1FPGA-B與DSP、USB、RS232、RS422等的連接用IO的配置來完成，開發(fā)當中只需找到它們之間的連接關系即可。四、USB2.0（CY7C68013）接口部分USB2.0接口采用CY7C68013-56接口芯片，它的外圍電路簡單，其16位數(shù)據(jù)FIFO總線及各控制線連線引到FPGA的IO口上（如圖4.1），方便可編程芯片對其數(shù)據(jù)傳輸進行控制。而與計算機的接口通過USB2.0接口線與一四芯USB插座相連。圖4.1USB接口通常采用同步讀寫方式進行數(shù)據(jù)傳輸，圖4.2分別是其從FIFO模式異步讀寫時序圖4.2(1)從FIFO同步讀圖4.2(2)從FIFO同步寫此外，詳細的開發(fā)文檔參考CY7C68013的數(shù)據(jù)手冊及FX2 TechRefManual資料。五、時鐘管理部分時鐘管理部分電路如圖5.1圖5.1U32為-20oC+70oC穩(wěn)定度1ppm的10MHz準正弦輸出溫補晶振，輸出幅度在500mVpp左右，通過U31（AD8012）的整形和放大之后生成兩路10MHz驅動時鐘：1） 一路生成SYN_CLKREF_IN，供給兩路射頻頻綜芯片SI4133，做為時鐘參考輸入；2） 另一路驅動時鐘芯片F(xiàn)IN1027，產(chǎn)生兩路差分時鐘： 差分時鐘DIFFCLK_P_A,DIFFCLK_N_A，供給P2-FPGA（抗干擾端），做為全局時鐘輸入； 差分時鐘DIFFCLK_P_B,DIFFCLK_N_B，供給P1-FPGA（接收機端），做為全局時鐘輸入；關于時鐘驅動部分，需要額外補充的是：l AD采樣時鐘，通過P2-FPGA（抗干擾端）的IO輸出供給，可通過FPGA的內(nèi)部鎖相環(huán)進行頻率配置之后輸出；l DSP的主時鐘輸入通過P2-FPGA（抗干擾端）的IO輸出供給，可通過FPGA的內(nèi)部鎖相環(huán)進行頻率配置之后輸出；l P1-FPGA（接收機端）做為接收機開發(fā)來講，建議內(nèi)部工作主時鐘可以通過DSP輸出的TECLKOUT供給，這樣FPGA與DSP的EMIF總線接口時鐘和接收機工作主時鐘可以統(tǒng)一在一起。六、RTC實時時鐘電路RTC實時時鐘電路如圖6.1所示圖6.1DS3234是一款超高精度實時時鐘(RTC)，帶有SPI總線控制接口，是Maxim的首款高精度、SPI接口RTC。DS3234將高度穩(wěn)定的TCXO與RTC組合在一起，提供256字節(jié)用戶配置SRAM、數(shù)字溫度傳感器和集成晶體，可有效節(jié)省系統(tǒng)成本。無需用戶校準即可在整個工業(yè)級溫度范圍(-40C至+85C)內(nèi)達到優(yōu)于1.8分鐘/年( 3.5ppm)的精度；0C至+40C范圍內(nèi)，精度優(yōu)于1分鐘/年( 2.0ppm)。 DS3234針對低功耗應用設計，支持+2.2V至+5.5V電源電壓范圍，需要時可自動切換到備用電源，例如，電壓較低的電池。通過SPI控制接口讀取時間、溫度和存儲器數(shù)據(jù)。用戶只需提供一個3V備份電源，以便在系統(tǒng)電源停止供電時保持計時功能，主處理器通過SPI接口讀取時間、溫度和/或其它存儲器數(shù)據(jù)。DS3234的典型應用包括：信息終端、GPS、電表、艦隊管理、服務器、安全/門禁控制、計時付費系統(tǒng)、POS終端及ATM等。關鍵特性 精度可達1.8分鐘/年(-40C至+85C) 實時時鐘提供秒、分鐘、小時、日期、星期、月、年信息，并帶有閏年補償，有效期至2100年 精度為3C的數(shù)字溫度傳感器 256字節(jié)用戶配置SRAM 備份電池電流 3A SPI串行接口 可編程方波輸出信號 振蕩器停止標志 電源失效檢測與自動切換電路 可提供每天兩次定時鬧鐘 DS3234主要用在衛(wèi)星導航接收機和信息終端等設備中，設計中通過FPGA的IO口來實現(xiàn)DS3234的SPI接口訪問。七、RS232電路(UART)RS232電路如圖7.1所示圖7.1LVTTL到RS232電平轉換采用ADM3202EARW芯片，LVTTL端與FPGA 的IO相連，RS232電平端可直接與計算的串口線相連進行通訊。八、RS422電路RS422電路如圖8.1所示圖8.1LVTTL到差分RS422電平轉換采用MAX3488芯片，LVTTL端與FPGA 的IO相連，RS422差分電平端輸入/輸出兩根差分電平信號供對外接口。九、四通道AD采樣部分板上AD 采用Analog Device 公司AD9265芯片，是一款單芯片、16 位、80 MSPS模數(shù)轉換器（ADC），采用1.8 V 模擬電源供電，ADC內(nèi)核采用多級、差分流水線架構，并集成了輸出糾錯邏輯。ADC輸出數(shù)據(jù)格式為并行1.8 V CMOS或LVDS (DDR)，模擬帶寬最高可達650MHz，可做射頻直接帶通采樣。采用差分驅動時，AD9265能夠實現(xiàn)最佳性能，如圖9.1所示圖9.1如圖所示，模擬中頻信號（具有+1.0V共模電壓）經(jīng)33歐限流電阻后輸入AD差分采樣端， AD9265輸入時鐘為差分輸入，通過U17（FIN1027）獲得。十、本振頻綜部分本設計中采用SI4133做為射頻本振頻綜芯片，Si4133數(shù)字鎖相式頻率合成器芯片的基本模塊框圖如圖10.1所示。它包含3路PLL(鎖相環(huán)路)。每路PLL由PD(相位檢測器)、LF(環(huán)路濾波器)、VCO和可編程分頻器構成。圖10.1下面以1路PLL為例，簡要介紹該芯片工作原理。參考頻率fin從XIN腳輸入，通過放大器、R分頻器后，得到頻率finR，同時，這路VCO的輸出頻率fout經(jīng)過一個N分頻器后，得到頻率foutN，2個頻率輸入到PD進行相位比較，產(chǎn)生誤差控制電壓，該誤差電壓經(jīng)過LF可得一誤差信號的直流分量作為VCO的輸入，用于調(diào)整VCO的輸出信號頻率，使VCO分頻后的信號頻率foutN向finR近于相等，直至最后兩者頻率相等而相位同步實現(xiàn)鎖定。環(huán)路鎖定時，PD的輸人頻差為0，即finR=foutN，fout=NfinR，可以通過改變輸出信號的分頻系數(shù)N和參考信號的分頻系數(shù)R來改變輸出信號的頻率。該芯片3路PLL的VCO的中心頻率由外部電感決定，PLL可在VCO中心頻率5范圍內(nèi)調(diào)節(jié)輸出頻率。三路PLL中兩路用來進行射頻輸出，這兩路射頻PLL是時分復用的，即在一個給定時間內(nèi)只有一路PLL起作用。每路射頻PLL工作時，其射頻輸出頻率可在VCO的中心頻率內(nèi)調(diào)節(jié)，所以通過給相應的N分頻器進行簡單編程就可達到對射頻輸出進行控制，從而工作在兩個獨立的頻段。兩個射頻VCO中心頻率最優(yōu)化設置分別在947 MHz和1.72 GHz之間以及在789 MHz和1.429 GHz之間。三路PLL中另一路用來進行中頻頻率合成，該電路的VCO的中心頻率可通過接在IFLA和IFLB引腳的外部電感來調(diào)整。PLL中頻輸出頻率可在VCO中心頻率的5內(nèi)調(diào)節(jié)。電感數(shù)值不精確可通過Si4133的自動調(diào)節(jié)算法進行補償。中頻VCO的中心頻率可以在526 MHz和952 MHz之間調(diào)節(jié)。如果需要，可以通過分頻降低IF的輸出頻率。以Si4133為核心的頻率合成器電路原理如圖10.2所示圖10.2設計中采用10 MHz 1PPM溫補晶振做為基準頻率源，射頻輸出通過LC串聯(lián)匹配網(wǎng)絡匹配到負載。射頻1通道的外部電感的范圍是04.6nH，射頻2通道的外部電感的范圍是0.3 nH6.2 nH。VCO中心頻率決定于與各自VCO相連的外部電感值，考慮到外部電感值有10的偏差，Si4133可通過自調(diào)節(jié)算法補償電感的誤差。因為電感值為nH數(shù)量級，在確定電感值時須考慮封裝問題。每個VCO的總電感Ltot是外部電感Lext與封裝電感Lpkg之和，與總電感并聯(lián)一個標稱電容，如圖10.3所示。圖10.3中心頻率計算公式為： Si4133有16個22位的數(shù)據(jù)寄存器，寄存器0寄存器8可編程，它們是：主設置寄存器、鑒相器增益寄存器、掉電寄存器、射頻1和射頻2的N分頻器寄存器、中頻的N分頻器寄存器、射頻1和射頻2的R分頻器寄存器、中頻的R分頻器寄存器。寄存器9寄存器15為保留不寫。每個寄存器22位串行字包括18位數(shù)據(jù)碼和4位地址碼，通過串行通信寫寄存器，可以設置RF、IF頻率以及參考頻率的分頻系數(shù)，以得到最后需要的RF和IF頻率；同時，也可以控制PD的增益(又稱鑒相靈敏度)。通過設置PWDN引腳電平以及內(nèi)部相關寄存器，可以分別設置RF和IF的低功耗工作模式、選擇需要工作的電路。AUXOUT引腳可輸出頻率失鎖信號，VCO的