數(shù)字邏輯課程設(shè)計(jì)-T觸發(fā)器的設(shè)計(jì).doc

此文檔收集于網(wǎng)絡(luò)，如有侵權(quán)，請(qǐng)聯(lián)系網(wǎng)站刪除各專(zhuān)業(yè)全套優(yōu)秀畢業(yè)設(shè)計(jì)圖紙課 程 設(shè) 計(jì) 報(bào) 告課程名稱 數(shù)字邏輯課程設(shè)計(jì) 課 題 T觸發(fā)器的設(shè)計(jì) 專(zhuān) 業(yè) 計(jì)算機(jī)科學(xué)與技術(shù) 班 級(jí) 計(jì)算機(jī)1202班 學(xué) 號(hào) 29 姓 名 指導(dǎo)教師 2013年 12月 13日課程設(shè)計(jì)任務(wù)書(shū)課程名稱 數(shù)字邏輯課程設(shè)計(jì) 課 題 T觸發(fā)器的設(shè)計(jì) 專(zhuān)業(yè)班級(jí) 計(jì)算機(jī)1202班 學(xué)生姓名 學(xué) 號(hào) 29 指導(dǎo)老師 審 批 任務(wù)書(shū)下達(dá)日期： 2013年 12月13日任務(wù)完成日期： 2014年 01月 21日精品文檔一、設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求1設(shè)計(jì)內(nèi)容：本課程是一門(mén)專(zhuān)業(yè)實(shí)踐課程，學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過(guò)的數(shù)字電子系統(tǒng)設(shè)計(jì)、VHDL程序設(shè)計(jì)等知識(shí)綜合運(yùn)用于電子系統(tǒng)的設(shè)計(jì)中，掌握運(yùn)用 VHDL或者Verilog HDL設(shè)計(jì)電子系統(tǒng)的流程和方法，采用Quartus II等工具獨(dú)立應(yīng)該完成1個(gè)設(shè)計(jì)題目的設(shè)計(jì)、仿真與測(cè)試。加強(qiáng)和培養(yǎng)學(xué)生對(duì)電子系統(tǒng)的設(shè)計(jì)能力，培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的設(shè)計(jì)思想，訓(xùn)練學(xué)生綜合運(yùn)用數(shù)字邏輯課程的理論知識(shí)的能力，訓(xùn)練學(xué)生應(yīng)用Quartus II進(jìn)行實(shí)際數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證工作的能力，同時(shí)訓(xùn)練學(xué)生進(jìn)行芯片編程和硬件試驗(yàn)的能力。題目一 4線-16線譯碼器電路設(shè)計(jì)；題目二 16選1選擇器電路設(shè)計(jì)；題目三 4位輸入數(shù)據(jù)的一般數(shù)值比較器電路設(shè)計(jì)題目四 10線-4線優(yōu)先編碼器的設(shè)計(jì)題目五 8位全加器的設(shè)計(jì)題目六 RS觸發(fā)器的設(shè)計(jì)；題目七 JK觸發(fā)器的設(shè)計(jì)；題目八 D觸發(fā)器的設(shè)計(jì)；題目九 十進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì)；題目十 T觸發(fā)器的設(shè)計(jì)；每位同學(xué)根據(jù)自己學(xué)號(hào)除以10所得的余數(shù)加一，選擇相應(yīng)題號(hào)的課題。參考書(shū)目1EDA技術(shù)與VHDL程序開(kāi)發(fā)基礎(chǔ)教程雷伏容，李俊，尹霞清華大學(xué)出版社978-7-302-22416-72010TP312VH/362VHDL電路設(shè)計(jì)雷伏容清華大學(xué)出版社7-302-14226-22006TN702/1853VHDL 電路設(shè)計(jì)技術(shù)王道憲賀名臣劉偉國(guó)防工業(yè)出版社7-118-03352-92004TN702/624VHDL 實(shí)用技術(shù)潘松，王國(guó)棟7-810657-81065-290-72000TP312VH/15VHDL 語(yǔ)言100 例詳解北京理工大學(xué)ASIC研究所7-9006257-900625-02-X1999TP312VH/36VHDL編程與仿真王毅平等人民郵電出版社7-115-08641-9200073.9621/W38V7VHDL程序設(shè)計(jì)教程邢建平曾繁泰清華大學(xué)出版社7-302-11652-02005TP312VH/27/32設(shè)計(jì)要求：1) 課程設(shè)計(jì)報(bào)告規(guī)范課程設(shè)計(jì)報(bào)告應(yīng)包含如下幾個(gè)部分(1) 功能描述說(shuō)明設(shè)計(jì)器件的功能，包括真值表（功能表），函數(shù)表達(dá)式，邏輯電路圖(2) 詳細(xì)設(shè)計(jì)按照VHDL語(yǔ)言開(kāi)發(fā)流程寫(xiě)出整個(gè)開(kāi)發(fā)的詳細(xì)過(guò)程，可以根據(jù)如下步驟適當(dāng)導(dǎo)出程序，程序界面截圖到課程設(shè)計(jì)報(bào)告對(duì)應(yīng)模塊。基本設(shè)計(jì)流程如下： 工程管理：新建工程，工程管理； 源文件輸入：VHDL程序或者原理圖的設(shè)計(jì)，內(nèi)嵌模塊的調(diào)用； 綜合、編譯：檢查語(yǔ)法，連接錯(cuò)誤，生成綜合后網(wǎng)表； 功能仿真：綜合后的功能仿真； 簡(jiǎn)單約束：管腳分配，I/O特性約束，簡(jiǎn)單的時(shí)序約束； 全編譯：軟件自動(dòng)完成布局布線，生成最終編程文件； 時(shí)序仿真：帶延時(shí)的和實(shí)際情況非常接近的時(shí)序仿真； 編程：下載到硬件當(dāng)中。(3) 調(diào)試分析以及設(shè)計(jì)體會(huì) 仿真或程序下載調(diào)試（附界面截圖）。 設(shè)計(jì)過(guò)程中遇到的問(wèn)題以及解決問(wèn)題的方法。 課程設(shè)計(jì)過(guò)程經(jīng)驗(yàn)教訓(xùn)、心得體會(huì)。(4) 書(shū)寫(xiě)格式見(jiàn)附帶說(shuō)明。(5) 附錄 參考書(shū)目 源程序清單（帶注釋?zhuān)?) 考核方式指導(dǎo)老師負(fù)責(zé)驗(yàn)收程序的運(yùn)行結(jié)果，并結(jié)合學(xué)生的工作態(tài)度、實(shí)際動(dòng)手能力、創(chuàng)新精神和設(shè)計(jì)報(bào)告等進(jìn)行綜合考評(píng)，并按優(yōu)秀、良好、中等、及格和不及格五個(gè)等級(jí)給出每位同學(xué)的課程設(shè)計(jì)成績(jī)。具體考核標(biāo)準(zhǔn)包含以下幾個(gè)部分：(1) 平時(shí)出勤 （占10%）(2) 系統(tǒng)需求分析、功能設(shè)計(jì)、數(shù)據(jù)結(jié)構(gòu)設(shè)計(jì)及程序總體結(jié)構(gòu)合理與否（占10%）(3) 程序能否完整、準(zhǔn)確地運(yùn)行，個(gè)人能否獨(dú)立、熟練地調(diào)試程序（占40%）(4) 設(shè)計(jì)報(bào)告（占30%）(5) 注意：不得抄襲他人的報(bào)告（或給他人抄襲），一旦發(fā)現(xiàn)，成績(jī)?yōu)榱惴帧?6) 獨(dú)立完成情況（占10%）。3) 課程設(shè)計(jì)驗(yàn)收要求(1)運(yùn)行所設(shè)計(jì)的系統(tǒng)。(2)回答有關(guān)問(wèn)題。(3)提交課程設(shè)計(jì)報(bào)告紙質(zhì)稿。(4)提交源程序或設(shè)計(jì)報(bào)告文檔電子稿。(5)依內(nèi)容的創(chuàng)新程度，完善程序情況及對(duì)程序講解情況打分。二、進(jìn)度安排上機(jī)時(shí)間、地點(diǎn)：16 周 周二 上午 E410/41316 周 周二 下午 E413/41416 周 周四 上午 E414/606附帶說(shuō)明：1. 課程設(shè)計(jì)報(bào)告裝訂順序：封面、任務(wù)書(shū)、目錄、正文、評(píng)分、附件（程序清單）。 2. 正文的格式：一級(jí)標(biāo)題用3號(hào)黑體，二級(jí)標(biāo)題用四號(hào)宋體加粗，正文用小四號(hào)宋體；行距為22。3. 正文的內(nèi)容：一、課題的主要功能；二、詳細(xì)設(shè)計(jì)；三、程序調(diào)試；四、總結(jié)；五、附件（所有程序的原代碼，要求對(duì)程序?qū)懗霰匾淖⑨專(zhuān)?. 正文總字?jǐn)?shù)要求在5000字以上（不含程序原代碼）。目錄 一、T觸發(fā)器的功能.11函數(shù)真值表.12函數(shù)電路圖.13函數(shù)表達(dá)式.2、 詳細(xì)設(shè)計(jì).3、 21創(chuàng)建項(xiàng)目.22VHDL文本設(shè)計(jì)語(yǔ)言輸入.23編譯功能界面.24編譯成功.三、程序功能調(diào)試.31進(jìn)入波形仿真功能.32給定輸入信號(hào).33生成波形圖.四、總結(jié). .五、附錄. 參考書(shū)目. T觸發(fā)器設(shè)計(jì)源代碼. 課程設(shè)計(jì)評(píng)分表.一、T觸發(fā)器的主要功能T觸發(fā)器的特性方程Q*=TQ+TQ，T=0時(shí)，時(shí)鐘信號(hào)到達(dá)后狀態(tài)保持不變；T=1時(shí)每來(lái)一個(gè)時(shí)鐘信號(hào)它的狀態(tài)就發(fā)生一次翻轉(zhuǎn)，具有翻轉(zhuǎn)功能。在數(shù)電中常用來(lái)構(gòu)成計(jì)數(shù)器。11函數(shù)真值表TQn+10Qn1Qn12函數(shù)電路圖13函數(shù)表達(dá)式 Q*=TQ+TQ二、詳細(xì)設(shè)計(jì)21創(chuàng)建項(xiàng)目 22VHDL文本設(shè)計(jì)語(yǔ)言輸入23編譯功能界面24編譯成功三、程序功能調(diào)試31進(jìn)入波形仿真功能32給定輸入信號(hào)33生成波形圖四、總結(jié)一周的課程設(shè)計(jì)結(jié)束了，在這次的課程設(shè)計(jì)中不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。在設(shè)計(jì)過(guò)程中，與同學(xué)分工設(shè)計(jì)，和同學(xué)們相互探討，相互學(xué)習(xí)，相互監(jiān)督。學(xué)會(huì)了合作，學(xué)會(huì)了運(yùn)籌帷幄，學(xué)會(huì)了寬容，學(xué)會(huì)了理解，也學(xué)會(huì)了做人與處世。課程設(shè)計(jì)是我們專(zhuān)業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過(guò)程”千里之行始于足下”，通過(guò)這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開(kāi)這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ)但是我還是發(fā)現(xiàn)，在實(shí)際設(shè)計(jì)中，僅僅擁有書(shū)本上的理論性知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，還要把知識(shí)與實(shí)際操作相結(jié)合，才能更加了解這門(mén)課程的精奧之處。課程設(shè)計(jì)結(jié)束了，但是從中學(xué)到的知識(shí)會(huì)讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問(wèn)題和實(shí)踐能力的提高都會(huì)受益于我在以后的學(xué)習(xí)、工作和生活中最后，感謝我的老師.，老師嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；老師循循善誘的教導(dǎo)和不拘一格的思路給予我無(wú)盡的啟迪；這次模具設(shè)計(jì)的每個(gè)實(shí)驗(yàn)細(xì)節(jié)和每個(gè)數(shù)據(jù)，都離不開(kāi)老師您的細(xì)心指導(dǎo)。而您開(kāi)朗的個(gè)性和寬容的態(tài)度，幫助我能夠很順利的完成了這次課程設(shè)計(jì)。同時(shí)感謝對(duì)我?guī)椭^(guò)的同學(xué)們，謝謝你們對(duì)我的幫助和支持，讓我感受到同學(xué)的友誼。 附錄參考書(shū)目1EDA技術(shù)與VHDL程序開(kāi)發(fā)基礎(chǔ)教程雷伏容，李俊，尹霞清華大學(xué)出版社978-7-302-22416-72010TP312VH/362VHDL電路設(shè)計(jì)雷伏容清華大學(xué)出版社7-302-14226-22006TN702/1853VHDL 電路設(shè)計(jì)技術(shù)王道憲賀名臣劉偉國(guó)防工業(yè)出版社7-118-03352-92004TN702/624VHDL 實(shí)用技術(shù)潘松，王國(guó)棟7-810657-81065-290-72000TP312VH/15VHDL 語(yǔ)言100 例詳解北京理工大學(xué)ASIC研究所7-9006257-900625-02-X1999TP312VH/36VHDL編程與仿真王毅平等人民郵電出版社7-115-08641-9200073.9621/W38V7VHDL程序設(shè)計(jì)教程邢建平曾繁泰清華大學(xué)出版社7-302-11652-02005TP312VH/27/3T觸發(fā)器設(shè)計(jì)源代碼：library ieee;use ieee.std_logic_1164.all;entity t is port(t,clk:in std_logic; q,qb:out std_logic);end t;architecture rtl_arc of t is signal q_temp,qb_temp:std_logic;begin process(clk) begin if(clkevent AND clk=1)then if(t=1)then q_temp = not q_temp; qb_temp = not qb_temp; e