EDA技術(shù)實(shí)驗(yàn)5-7(2012).doc

EDA技術(shù)隨課實(shí)驗(yàn)內(nèi)容指導(dǎo)（二）移通學(xué)院電子信息工程系2012年5月重郵移通學(xué)院EDA技術(shù)課程實(shí)驗(yàn)內(nèi)容指導(dǎo) 編寫人：張家波EDA技術(shù)實(shí)驗(yàn)五VHDL語(yǔ)言并行語(yǔ)句的高級(jí)應(yīng)用一、實(shí)驗(yàn)?zāi)康?、 掌握；二、實(shí)驗(yàn)內(nèi)容及要求1、 同步；三、設(shè)計(jì)提示（課堂講解）1、 講解；2、 對(duì)本次實(shí)驗(yàn)內(nèi)容加以簡(jiǎn)單解釋和提示；5.1 多進(jìn)程程序設(shè)計(jì)1. 設(shè)計(jì)一個(gè)時(shí)鐘頻率可調(diào)的計(jì)數(shù)電路，用兩個(gè)進(jìn)程實(shí)現(xiàn)：進(jìn)程P1用來(lái)對(duì)時(shí)鐘信號(hào)的頻率進(jìn)行調(diào)節(jié)，時(shí)鐘信號(hào)的分頻值在10100內(nèi)可以任意設(shè)定；進(jìn)程P2用來(lái)控制計(jì)數(shù)器的計(jì)數(shù)，假定其模值為16。2. 輸入輸出信號(hào)分別為：輸入clk,rst分別為系統(tǒng)時(shí)鐘和清零信號(hào)；輸出Q3.0為計(jì)數(shù)器的計(jì)數(shù)端輸出，Co為計(jì)數(shù)器的分頻端輸出。3. 設(shè)計(jì)文件命名為lianxi51.vhd，要求對(duì)其進(jìn)行仿真，并根據(jù)仿真結(jié)果指出該電路的功能；5.2 函數(shù)調(diào)用設(shè)計(jì)1. 在VHDL程序中定義一個(gè)函數(shù)fun1(data: IN std_logic_vector)，其功能為：對(duì)輸入信號(hào)data3.0進(jìn)行七段譯碼，函數(shù)的返回值為std_logic_vector(6 downto 0)。主程序調(diào)用該函數(shù)，對(duì)一個(gè)四位二進(jìn)制數(shù)進(jìn)行七段譯碼顯示。2. 輸入輸出信號(hào)分別為：輸入X3.0為四位二進(jìn)制信號(hào)；輸出Led6.0數(shù)碼管的各段輸出信號(hào)。3. 設(shè)計(jì)文件命名為lianxi52.vhd，對(duì)設(shè)計(jì)文件進(jìn)行語(yǔ)法檢查、項(xiàng)目編譯，無(wú)誤后加以仿真驗(yàn)證設(shè)計(jì)是否正確；4. 參考設(shè)計(jì)程序（略）5.3元件例化語(yǔ)句的應(yīng)用設(shè)計(jì)1. 在上述兩題5.1、5.2題的基礎(chǔ)上，用元件例化語(yǔ)句將兩個(gè)模塊連接起來(lái)，構(gòu)成一個(gè)頻率可調(diào)的自動(dòng)計(jì)數(shù)并進(jìn)行七段譯碼顯示的電路。兩元件之間的連接圖如下：2. 輸入輸出信號(hào)分別為：輸入clk，rst分別為時(shí)鐘信號(hào)和復(fù)位信號(hào)；輸出Led6.0數(shù)碼管的各段輸出信號(hào)，Co為計(jì)數(shù)器的分頻輸出端。3. 設(shè)計(jì)文件命名為lianxi53.vhd對(duì)設(shè)計(jì)文件進(jìn)行語(yǔ)法檢查、項(xiàng)目編譯，無(wú)誤后加以仿真驗(yàn)證設(shè)計(jì)是否正確；4. 參考設(shè)計(jì)程序（略）EDA技術(shù)實(shí)驗(yàn)六VHDL語(yǔ)言綜合設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 熟練運(yùn)用Maxplus開發(fā)工具，進(jìn)行復(fù)雜的邏輯電路設(shè)計(jì)；2、 掌握在同一題目中綜合運(yùn)用多種描述方法（原理圖和VHDL語(yǔ)言），進(jìn)行大型的數(shù)字邏輯電路設(shè)計(jì)；3、 掌握復(fù)雜系統(tǒng)的仿真分析方法。二、實(shí)驗(yàn)內(nèi)容及要求1、 四位全加器的設(shè)計(jì)（必做，具體要求見后）；2、 補(bǔ)充設(shè)計(jì)題：數(shù)字鐘設(shè)計(jì)（選做，具體要求見后）。 三、設(shè)計(jì)提示（課堂講解）1、 舉例演示并說(shuō)明將設(shè)計(jì)文件變?yōu)槠淠J(rèn)符號(hào)的操作方法及用途；2、 講解綜合設(shè)計(jì)的一般思路和方法（模塊化的設(shè)計(jì)）；3、 講解復(fù)雜系統(tǒng)的仿真分析方法。6.1 四位全加器的設(shè)計(jì)1、 設(shè)計(jì)要求：先用原理圖或VHDL語(yǔ)言描述一位的全加器fulladd1，并生成默認(rèn)符號(hào)，然后由四個(gè)一位的全加器fulladd1通過(guò)級(jí)聯(lián)構(gòu)成四位的全加器fulladd4。2、 總體設(shè)計(jì)文件命名為lianxi61.gdf或fulladd4.gdf。3、 對(duì)設(shè)計(jì)文件進(jìn)行語(yǔ)法檢查、項(xiàng)目編譯，無(wú)誤后加以仿真驗(yàn)證設(shè)計(jì)是否正確，并指出該程序所實(shí)現(xiàn)的功能。4、 參考設(shè)計(jì)程序（略）5、6.2 數(shù)字鐘設(shè)計(jì)1、 設(shè)計(jì)要求：綜合運(yùn)用原理圖法及VHDL語(yǔ)言設(shè)計(jì)一個(gè)具有分、秒顯示的數(shù)字鐘電路，顯示裝置為兩個(gè)7段數(shù)碼管；2、 總體設(shè)計(jì)文件命名為lianxi62.*。3、 對(duì)設(shè)計(jì)文件進(jìn)行語(yǔ)法檢查、項(xiàng)目編譯，無(wú)誤后加以仿真驗(yàn)證設(shè)計(jì)是否正確，并指出該程序所實(shí)現(xiàn)的功能。4、 參考設(shè)計(jì)程序（略）6.3 簡(jiǎn)易電子計(jì)算器設(shè)計(jì)1、 設(shè)計(jì)要求：綜合運(yùn)用原理圖法及VHDL語(yǔ)言設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)的加、減、乘、除功能的簡(jiǎn)易計(jì)算器。2、 輸入輸出信號(hào)分別為：輸入X3.0,Y3.0均為四位二進(jìn)制信號(hào)；輸出Result3.0為運(yùn)算的結(jié)果，Co為運(yùn)算過(guò)程中產(chǎn)生的進(jìn)位或借位信號(hào)。3、 總體設(shè)計(jì)文件命名為lianxi62.*。4、 對(duì)設(shè)計(jì)文件進(jìn)行語(yǔ)法檢查、項(xiàng)目編譯，無(wú)誤后加以仿真驗(yàn)證設(shè)計(jì)是否正確，并指出該程序所實(shí)現(xiàn)的功能。5、 參考設(shè)計(jì)程序（略）EDA技術(shù)實(shí)驗(yàn)七PROTEL99電路設(shè)計(jì)工具的使用一、實(shí)驗(yàn)?zāi)康?、 掌握PROTEL99SE開發(fā)工具的使用技巧，能用其畫給定的電路圖及其PCB圖；5、 學(xué)會(huì)網(wǎng)絡(luò)表的生成和使用方法；6、 掌握PROTEL99SE中元件庫(kù)和封裝圖庫(kù)器件的添加和自定義方法；7、 學(xué)習(xí)手工布線和自動(dòng)布線的技巧。二、實(shí)驗(yàn)內(nèi)容及要求3、 原理圖的設(shè)計(jì)（必做，具體要求見后）；4、 印制圖的設(shè)計(jì)（必做，具體要求見后）； 三、設(shè)計(jì)提示（課堂講解）4、 原理圖設(shè)計(jì)技巧：元件庫(kù)的添加方法，器件的放置及連線，自定義元件庫(kù)的方法；5、 印制圖設(shè)計(jì)技巧：封裝庫(kù)的添加方法，器件的放置及布線，自定義用戶封裝庫(kù)的方法；6、 熟悉電路層的概念和使用方法，掌握自動(dòng)布線和手動(dòng)布線的技巧。7、 對(duì)下面原理圖5中各元件在庫(kù)中的名字加以提示。7.1原理圖的設(shè)計(jì)6、 設(shè)計(jì)要求：根據(jù)給定紅外遙控信號(hào)轉(zhuǎn)發(fā)器原理圖（圖1），用PROTEL99SE畫出該電路圖。7、 數(shù)據(jù)庫(kù)文件命名為lianxi71.ddb，電路圖命名為yaokong.sch。8、 自定義其中的555定時(shí)器元件。9、 對(duì)所做的設(shè)計(jì)進(jìn)行電氣檢驗(yàn)，并生成相應(yīng)的網(wǎng)絡(luò)表。圖17.2 印制圖的設(shè)計(jì)1、 設(shè)計(jì)要求：在7.1電路圖設(shè)計(jì)的基礎(chǔ)上，對(duì)原理圖上的各元器件指定其封裝，其中紅外線接收頭