基于HDL的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)(FPGA).doc

實(shí)驗(yàn)二：基于HDL十進(jìn)制計(jì)數(shù)、顯示系統(tǒng)設(shè)計(jì)1、 實(shí)驗(yàn)?zāi)康模?. 掌握基于語言的ISE設(shè)計(jì)全流程；2. 熟悉、應(yīng)用VerilogHDL描述數(shù)字電路；3. 掌握基于Verilog的組合和時(shí)序邏輯電路的設(shè)計(jì)方法；4. 具有數(shù)顯輸出的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。2、 實(shí)驗(yàn)原理：1. 實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)具有異步復(fù)位，同步使能的十進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)結(jié)果可以通過七段數(shù)碼，管發(fā)光二極管進(jìn)行顯示。其系統(tǒng)原理圖如下：2. 十進(jìn)制計(jì)數(shù)器模塊端口信號(hào)說明：1 輸入信號(hào)：clk-計(jì)數(shù)器的時(shí)鐘信號(hào) Clc異步清零信號(hào)，當(dāng)clc=1時(shí)，輸出復(fù)位為0；當(dāng)clc=0時(shí)， 正常計(jì)數(shù) Ena使能控制信號(hào)，當(dāng)ena=1時(shí)，電路正常累加計(jì)數(shù)，否則電路不工作輸出信號(hào)。 輸出信號(hào)： SUM3:0- 計(jì)數(shù)值的個(gè)位。即，在CLK上升沿檢測(cè)到SUM=9 時(shí)，SUM將被置0，開始新一輪的計(jì)數(shù)。 COUT -計(jì)數(shù)值的十位進(jìn)位，即：只有在時(shí)鐘CLK上升沿測(cè) 到SUM=9時(shí)，COUT將被置1，其余情況下COUT=0;3. 自頂向下的設(shè)計(jì)思路進(jìn)行模塊劃分：整個(gè)系統(tǒng)要求設(shè)計(jì)的模塊：十進(jìn)制計(jì)數(shù)模塊和數(shù)碼管驅(qū)動(dòng)模塊，由于實(shí)驗(yàn)按鍵為實(shí)現(xiàn)按鍵防抖，所以在實(shí)驗(yàn)時(shí)候需要加入消抖模塊：電源按鍵消抖：通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開、閉合時(shí)，由于機(jī)械觸點(diǎn)的彈性作用，一個(gè)按鍵開關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開時(shí)也不會(huì)一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動(dòng)，為了產(chǎn)生這種現(xiàn)象而作的措施就是按鍵消抖。3、 實(shí)驗(yàn)過程：按照實(shí)驗(yàn)原理的設(shè)計(jì)思想，做出了以下設(shè)計(jì)代碼：十進(jìn)制計(jì)數(shù)器部分：module cnt10(clr,clk,ena,sum,cout); input clr,clk,ena; output3:0 sum; output cout; reg3:0 sum; reg cout; always (posedge clk or posedge clr) begin if(clr)begin sum=4b0000; cout=0; end else if(ena) beginif(sum=4b1001) begin sum=4b0000; cout = 1; end else if(sum4b1001) begin sum = sum+4b0001; cout=0; end end end Endmodule數(shù)碼管驅(qū)動(dòng)模塊代碼：module led(out_y,sum);output 6:0 out_y;input3:0 sum;reg 6:0 out_y;always (sum) begincase(sum)4b0000:out_y=7b0111111;4b0001:out_y=7b0000110;4b0010:out_y=7b1011011;4b0011:out_y=7b1001111;4b0100:out_y=7b1100110;4b0101:out_y=7b1101101;4b0110:out_y=7b1111101;4b0111:out_y=7b0000111;4b1000:out_y=7b1111111;4b1001:out_y=7b1101111;default:out_y=7b00000000;endcaseendendmodule消抖模塊部分實(shí)驗(yàn)已經(jīng)給出，最后綜合模塊代碼：module int(clk_50,clk,rest,ena,out_y,cout );input clk_50,clk,rest,ena;output 6:0 out_y;output cout;wire 3:0 out;wire clk_out;wire 6:0 out_y;debounce_module u1(clk_50,rest,clk,clk_out);cnt10 u2(rest,clk_out,ena,out,cout);led u3(out_y,out);Endmodule根據(jù)實(shí)驗(yàn)要求綜合：12 相應(yīng)的引腳約束文件為：NET clk LOC = “V16” | PULLDOWN;NET clk_50 LOC = C9 ;NET clr LOC = N17 ;NET cout LOC = C11 ;NET data_out LOC = D5 ;NET data_out LOC = C5 ;NET data_out LOC = B6 ;NET data_out LOC = E7 ;NET data_out LOC = F7 ;NET data_out LOC = A4 ;NET data_out LOC = B4 ;NET ena LOC = H18 ;NET clk CLOCK_DEDICATED_ROUTE=FALSE;3 時(shí)序仿真為：十進(jìn)制計(jì)數(shù)器仿真如下：最后例化后的結(jié)果為： 思考題比較實(shí)驗(yàn)一與實(shí)驗(yàn)二的實(shí)驗(yàn)過程，說明原理圖輸入法與HDL輸入法的不同的應(yīng)用環(huán)境 答：實(shí)驗(yàn)一中應(yīng)用的是原理圖完成十進(jìn)制計(jì)數(shù)器的數(shù)顯，工作量相對(duì)較大，需要繪