第9章 C55x應(yīng)用系統(tǒng)的硬件設(shè)計(jì)

1、.,第9章 C55x應(yīng)用系統(tǒng)的硬件設(shè)計(jì),.,本章內(nèi)容提要,硬件設(shè)計(jì)概述 DSP系統(tǒng)的基本電路設(shè)計(jì) 外部存儲(chǔ)器擴(kuò)展 C55x與A/D和D/A轉(zhuǎn)換器的接口 電路的抗干擾設(shè)計(jì)技術(shù) 設(shè)計(jì)實(shí)例：數(shù)字式有源抗噪聲耳罩,.,9.1 硬件設(shè)計(jì)概述,典型DSP應(yīng)用系統(tǒng),圖9-1 典型DSP目標(biāo)板結(jié)構(gòu)框圖,DSP系統(tǒng)硬件設(shè)計(jì)流程,圖9-2 DSP系統(tǒng)硬件設(shè)計(jì)流程圖,1.確定硬件整體方案,根據(jù)系統(tǒng)設(shè)計(jì)要求確定設(shè)計(jì)目標(biāo)，統(tǒng)籌考慮硬件和軟件分工，在綜合考慮系統(tǒng)的性能指標(biāo)、算法需求、體積、功耗、成本以及工期等因素的基礎(chǔ)上，確定硬件整體設(shè)計(jì)方案，并畫(huà)出硬件系統(tǒng)整體框圖,2.確定硬件模塊具體實(shí)現(xiàn)方案,DSP芯片的選擇 綜合考

2、慮運(yùn)算速度、片上資源、價(jià)格、外設(shè)配置等 存儲(chǔ)器擴(kuò)展電路的設(shè)計(jì) 考慮存儲(chǔ)器映射地址、存儲(chǔ)器容量和存取速度等 常用的存儲(chǔ)器有ROM、FLASH、SRAM、SBSRAM和SDRAM等，可以根據(jù)工作頻率、存儲(chǔ)容量、位長(zhǎng)、接口方式和工作電壓來(lái)選擇,模擬數(shù)字混合電路的設(shè)計(jì) 根據(jù)設(shè)計(jì)要求，綜合考慮轉(zhuǎn)換速度、精度、通道數(shù)以及是否要求片上自帶采樣器、多路選擇器、基準(zhǔn)電源等因素，來(lái)選擇ADC、DAC的型號(hào) 邏輯控制電路的設(shè)計(jì) 包括譯碼、狀態(tài)控制、同步控制等 系統(tǒng)的邏輯控制通常采用可編程邏輯器件（CPLD或FPGA）來(lái)實(shí)現(xiàn),通信接口的設(shè)計(jì) 主要根據(jù)系統(tǒng)對(duì)通信速率的要求來(lái)選擇通信方式 對(duì)VC5509A和VC5510來(lái)

3、講，總線的數(shù)據(jù)傳輸速率可以從10400Kb/s，McBSP的最高頻率可達(dá)CPU時(shí)鐘頻率的1/2，若要求過(guò)高可考慮通過(guò)總線進(jìn)行通信 人機(jī)接口的設(shè)計(jì) 常用的人機(jī)接口主要有鍵盤(pán)和顯示器 可以通過(guò)與其它單片機(jī)的通信來(lái)構(gòu)成，也可以與DSP芯片經(jīng)FPGA/CPLD構(gòu)成 電源和時(shí)鐘電路的設(shè)計(jì) 主要考慮電壓的高低和電流的大小，既要滿足電壓的匹配，又要滿足電流容量的要求,3原理圖設(shè)計(jì),原理圖的設(shè)計(jì)是關(guān)鍵的一步 必須清楚地了解器件的特性、使用方法和系統(tǒng)的開(kāi)發(fā) 必要時(shí)可對(duì)單元電路進(jìn)行功能仿真甚至進(jìn)行實(shí)驗(yàn)測(cè)試,4. PCB設(shè)計(jì),數(shù)字器件正朝著高速低功耗、小體積、高抗干擾性的方向發(fā)展，這一發(fā)展趨勢(shì)對(duì)印刷電路板的設(shè)計(jì)提出

4、了很多新要求。由于DSP 指令周期為ns 級(jí)，高頻特性已經(jīng)非常明顯，這就要求設(shè)計(jì)人員既要熟悉系統(tǒng)的工作原理，還要清楚硬件系統(tǒng)的抗干擾技術(shù)、布線工藝和系統(tǒng)結(jié)構(gòu)設(shè)計(jì) 必要時(shí)采用多層板進(jìn)行PCB設(shè)計(jì)，以提高布通率和抗噪聲性能，保證信號(hào)的完整性,5. 硬件調(diào)試,主要步驟： 拿到PCB板后，首先應(yīng)檢查是否同電路板圖一致，對(duì)于重要的點(diǎn)和線（特別是電源、地）要用萬(wàn)用表進(jìn)行測(cè)試，確保連接正確 對(duì)所用的元器件進(jìn)行質(zhì)量檢查 按照印刷電路板上的器件名稱、標(biāo)識(shí)焊接好各個(gè)元器件 采用硬件仿真器和萬(wàn)用表、示波器、信號(hào)發(fā)生器等對(duì)硬件電路電器系統(tǒng)測(cè)試，看是否能正常工作。通常應(yīng)對(duì)不同功能模塊編寫(xiě)出相應(yīng)的測(cè)試程序,.,9.2 D

5、SP系統(tǒng)的基本電路設(shè)計(jì),JTAG接口 電源電路 復(fù)位電路 時(shí)鐘信號(hào)的產(chǎn)生,.,9.2.1 JTAG接口,JTAG（Joint Test Action Group）接口電路與IEEE 1149.1標(biāo)準(zhǔn)給出的掃描邏輯電路一致，用于仿真和測(cè)試，完成DSP芯片的操作測(cè)試 TI公司14引腳JTAG仿真接口的引腳：,圖9-3 14腳JTAG仿真口引腳圖,圖9-4 DSP與JTAG仿真器連接圖1,在大多數(shù)情況下，只要芯片和仿真器之間的連接電纜不超過(guò)6in，就可以采用圖9-4所示的接法。需要將DSP的EMU0和EMU1 腳用電阻上拉，阻值取4.7或10 。,圖9-5 DSP與JTAG仿真器連接圖2,當(dāng)仿真器和

6、JTAG目標(biāo)芯片之間的距離超過(guò)6in時(shí)，仿真器需要緩沖，宜采用圖9-5所示的接法,.,9.2.2 電源電路,1. 電源電壓和電流要求,C55x系列DSP芯片通常采用低電壓設(shè)計(jì)，雙電源供電，即內(nèi)核電源和I/O電源 I/O電源主要供I/O接口使用， VC5509A取3.3V 內(nèi)核電源主要為芯片的內(nèi)部邏輯提供電壓，VC55 09A取1.6V,DSP芯片的電流消耗主要取決于器件的激活度 內(nèi)核電源所消耗的電流主要取決于CPU的激活度，外設(shè)消耗的電流主要取決于正在工作的外設(shè)及其速度 外設(shè)消耗的電流通常比較小的 時(shí)鐘電路也消耗一小部分電流，而且是恒定的，與CPU和外設(shè)的激活度無(wú)關(guān) I/O電源僅為外設(shè)接口引腳

7、提供電壓，消耗的電流取決于外部輸出的速度、數(shù)量以及輸出端的負(fù)載電容,2.電源芯片概況,目前產(chǎn)生所需電源的芯片較多，如Maxim公司的MAX604、MAX748，TI公司的TPS72xx系列、TPS73xx和TPS76xx系列 線性穩(wěn)壓芯片：其特點(diǎn)是使用簡(jiǎn)單，電源紋波較低，對(duì)系統(tǒng)的干擾較低。如果系統(tǒng)對(duì)功耗要求不高時(shí)可以使用。 開(kāi)關(guān)電源芯片：效率可以達(dá)到90以上，但是產(chǎn)生的紋波電壓較高，且開(kāi)關(guān)振蕩頻率在幾赫茲到幾百赫茲的范圍，易對(duì)系統(tǒng)產(chǎn)生較大干擾,3. 典型電源設(shè)計(jì)方案,圖9-6 MAX748A產(chǎn)生3.3V電源,圖9-7 TPS7301產(chǎn)生可調(diào)電壓的單電源,圖9-8 TPS767D301產(chǎn)生雙路電

8、源,.,9.2.3 復(fù)位電路,圖9-9 上電復(fù)位電路,圖9-10 手動(dòng)復(fù)位電路,.,9.2.4 時(shí)鐘信號(hào)的產(chǎn)生,為DSP芯片提供時(shí)鐘一般有兩種方式： 使用外部時(shí)鐘源，將外部時(shí)鐘信號(hào)直接加到DSP芯片的X2/CLKIN引腳，且X1引腳懸空 利用DSP芯片內(nèi)部的振蕩器構(gòu)成時(shí)鐘電路，在芯片的X1和X2/CLKIN引腳之間接入一個(gè)晶體，用于啟動(dòng)內(nèi)部振蕩器 在C55x系列芯片中主要采用第二種方式產(chǎn)生時(shí)鐘信號(hào),圖9-11 使用外部時(shí)鐘源,圖9-12 使用內(nèi)部振蕩器,.,9.3 外部存儲(chǔ)器擴(kuò)展,通過(guò)外部存儲(chǔ)器接口（EMIF），C55x可以做到與外部存儲(chǔ)器的無(wú)縫連接 C55x設(shè)置了4個(gè)片選信號(hào)CE0CE3直接

9、作為外部存儲(chǔ)器的選通信號(hào) C55x的外部存儲(chǔ)器接口除了對(duì)異步存儲(chǔ)器的支持以外，還提供了對(duì)同步突發(fā)靜態(tài)存儲(chǔ)器（SBSRAM）和同步動(dòng)態(tài)存儲(chǔ)器（SDRAM）的支持 異步存儲(chǔ)器可以是靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）、只讀存儲(chǔ)器（ROM）和閃存存儲(chǔ)器（Flash）等存儲(chǔ)器，還可以用異步接口連接并行A/D轉(zhuǎn)換器等并行接口外圍設(shè)備,.,9.3.1 異步存儲(chǔ)器,EMIF提供了可配置的時(shí)序參數(shù)，使DSP和許多異步存儲(chǔ)器類型接口，包括 FLASH SRAM EPROM,1.外部異步存儲(chǔ)器的連接信號(hào),圖9-13 EMIF和異步存儲(chǔ)器的連接,2.配置EMIF為異步訪問(wèn)模式,為了實(shí)現(xiàn)異步訪問(wèn)，首先要配置能夠支持異步存儲(chǔ)器的

10、CE空間 對(duì)每個(gè)CE空間，可以按表9-2的參數(shù)來(lái)配置，每個(gè)CE空間都有控制寄存器1、2、3，包含了可編程參數(shù)的所有位域 如果CE空間控制寄存器1中的MTYPE 位沒(méi)有設(shè)置為異步存儲(chǔ)器，則這些參數(shù)會(huì)被忽略。,表 9-2 訪問(wèn)外部異步存儲(chǔ)器的參數(shù),.,9.3.2 SBSRAM（同步突發(fā)SRAM）,EMIF可以和符合工業(yè)標(biāo)準(zhǔn)的32位寬的SBSRAM直接接口 SBSRAM有流通和流水兩種類型，但EMIF只支持流水型的SBSRAM，在相同吞吐量的情況下可以工作在更高的工作頻率下 SBSRAM接口可以工作在CPU時(shí)鐘速度，或CPU時(shí)鐘速度的一半,圖9-14 EMIF與SBSRAM芯片的連接,.,9.3.3

11、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（SDRAM）,C55x外部存儲(chǔ)器接口支持16位、32位寬，64M位和128M位SDRAM SDRAM可以工作在C55x時(shí)鐘頻率的1/2或C55x時(shí)鐘頻率 表9-3列出不同SDRAM的引腳映射和寄存器配置表,表9-3 SDRAM的引腳映射和寄存器配置表,表9-4 C55xEMIF接口SDRAM命令,表9-5 SDRAM設(shè)置字段表,表9-6 SDRAM控制寄存器1(SDC1),表9-7 SDRAM控制寄存器(SDC2),圖9-15 C55x與一片64M位（16）SDRAM的連接圖,圖9-16 C55x與一片64M位（32）SDRAM的連接圖,圖9-17 C55x與一片128

12、M位（16）SDRAM的連接圖,圖9-18 C55x與一片128M位（32）SDRAM的連接圖,.,9.4 C55x與A/D和D/A轉(zhuǎn)換器的接口,A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器的種類 按照分辨率劃分有8位、10位、12位、14位等 按照與DSP芯片的接口劃分有并口和串口 按照轉(zhuǎn)化原理有積分式、逐次比較式、Sigma-Delta等 按照轉(zhuǎn)換速度有高速、中速、低速 按照轉(zhuǎn)換通道數(shù)有單通道、多通道 本節(jié)以TI公司的TLV320AIC23B（簡(jiǎn)稱AIC23B）為例，介紹C55x與A/D和D/A轉(zhuǎn)換器的接口技術(shù),AIC23B簡(jiǎn)介 AIC23B的控制寄存器 AIC23B與C55x的控制接口 AIC23B與C5

13、5x的數(shù)據(jù)接口 AIC23B的模擬接口,本節(jié)主要內(nèi)容,.,9.4.1 AIC23B簡(jiǎn)介,AIC23B是TI公司生產(chǎn)的一種高性能立體聲音頻編解碼器,同時(shí)高度集成了模擬電路功能，內(nèi)置耳機(jī)輸出放大器、支持MIC和LINE IN兩種輸入方式（二選一），對(duì)輸入和輸出都可編程增益調(diào)節(jié) ADC/DAC部件采用Sigma-Delta 過(guò)采樣技術(shù) 可在8kHz到96kHz的頻率范圍內(nèi)提供16位、20位、24位和32位的采樣 在采樣率為48kHz的情況下，ADC和DAC的信噪比能夠分別達(dá)到90dB和100dB 具有很低的功耗，在回放中的功率消耗小于23mW ，節(jié)電模式下更是小于15uW,1. AIC23B芯片主要

14、特性,高性能立體聲編解碼器 采樣頻率為48kHz時(shí)，ADC 信噪比是90dB，DAC信噪比是100dB 1.42V3.6V的內(nèi)核數(shù)字電壓 采樣頻率范圍896kHz 音頻數(shù)據(jù)可以通過(guò)與TI的MCBSP相兼容的可編程音頻接口輸入輸出 立體聲線路輸入,ADC支持立體聲線路和傳聲器兩種輸入 立體聲線路輸出 音量控制，輸入/輸出靜音功能 高性能線性耳機(jī)放大器 電源可彈性管理： 回放模式下功率為23mW 等待模式下功率小于150uW 節(jié)電模式下功率小于15uW 采用工業(yè)級(jí)最小封裝,2.內(nèi)部結(jié)構(gòu),3.封裝形式,AIC23B有三種封裝形式，GQZ/ZQE封裝、RHD封裝和PW封裝,圖9-20AIC23BPW封

15、裝圖,4. AIC23B PW封裝引腳功能說(shuō)明,表9-11AIC23B PW封裝引腳說(shuō)明（1）,表9-11AIC23B PW封裝引腳說(shuō)明（2）,.,9.4.2 AIC23B的控制寄存器,表 9-12AIC23B的控制寄存器及其地址,1. 左線性輸入聲道音量控制,LRS：左右聲道同時(shí)更新，0禁止，1激活 LIM：左聲道輸入衰減，0 = 正常，1 = 消隱 LIV4:0：左聲道輸入控制衰減（缺省為10110dB） 最大00000+12dB，最小為00000-34.5dB,表9-13 左線性輸入聲道音量控制(地址：0000000),2. 右線性輸入聲道音量控制,RLS：左右聲道同時(shí)更新。0禁止，1激

16、活。 RIM：右聲道輸入衰減。0 = 正常，1 = 消隱。 RIV4:0：右聲道輸入控制衰減（10110dB缺?。?最大00000+12dB，最小為00000-34.5dB,表9-14 右線性輸入聲道音量控制(地址：0000001),3. 左耳機(jī)輸出聲道音量控制,LRS：左右耳機(jī)通道控制，0禁止，1激活 LZC：0點(diǎn)檢測(cè)，0 = Off，1 = On LHV6:0：左耳機(jī)通道控制音量衰減（缺省為1111001 = 0 dB），最大1111111 = +6 dB, 最小0110000 = 73 dB,表9-15 左耳機(jī)輸出聲道音量控制(地址：0000010),4. 右耳機(jī)輸出聲道音量控制,RLS

17、：左右耳機(jī)通道控制，0禁止，1激活。 RZC：0點(diǎn)檢測(cè)。0 = Off，1 = On。 RHV6:0：右耳機(jī)通道控制音量衰減（缺省為1111001 = 0 dB），最大1111111 = +6 dB, 最小0110000 = 73 dB。,表9-16 右耳機(jī)輸出聲道音量控制(地址：0000011),5. 模擬音頻通道控制,DAC：DAC選擇，0 =關(guān)閉DAC，1=打開(kāi)DAC。 BYP：旁路。 INSEL：模擬輸入選擇，0=線路，1=傳聲器。 MICM：傳聲器衰減，0=普通，1=衰減。 MICB：傳聲器增益，0=dB，1=20dB。,表9-17模擬音頻通道控制(地址：0000100),STA2:

18、0 和STE：,6. 數(shù)字音頻通道控制,DACM：DAC軟件衰減，0 =禁止，1 =激活 DEEMP1:0：去加重（De-emphasis）控制，00 =禁止，01=32kHz，10=44.1kHz，11=48kHz ADCHP：ADC高通濾波器，0 =禁止，1 =激活 X：保留。,表9-18數(shù)字音頻通道控制(地址：0000101),7. 電源控制,表9-19電源控制(地址：0000110),OFF：設(shè)備電源，0=On，1=Off。 CLK：時(shí)鐘，0=On，1=Off。 OSC：振蕩器，0= On，1=Off。 OUT：輸出，0=On，1=Off。 DAC：DAC，0=On，1=Off。 AD

19、C：ADC，0=On，1=Off。 MIC：傳聲器輸入，0=On，1=Off。 LINE：Line 輸入，0=On，1=Off。 X：保留。,8. 數(shù)字音頻接口格式,MS：主從模式，0 =從模式，1=主模式。 LRSWAP：DAC左右通道交換，0 =禁止，1=激活。 LRP：DAC左右通道設(shè)定，0=右通道在LRCIN高電平，1=右通道在LRCIN低電平。 IWL1:0：輸入長(zhǎng)度，00=16位,01=20 位,10=24 位,11=32 位 FOR1:0：數(shù)據(jù)初始化,11= DSP初始化, 幀同步來(lái)自于兩個(gè)字；10 = 初始化；01 = MSB優(yōu)先,左聲道排列；00 = MSB優(yōu)先,右聲道排列,

20、表9-20數(shù)字音頻接口格式(地址：0000111),9. 采樣率控制,CLKIN：時(shí)鐘輸入分割,0=MCLK,1=MCLK/2 CLKOUT：時(shí)鐘輸出分割，0 =MCLK，1=MCLK/2 SR3:0：采樣率控制 BOSR：基本過(guò)采樣率 USB模式：0 = 250fs，1= 272 fs 普通模式：0 = 256fs，1 = 384 fs USB/Normal：時(shí)鐘模式選擇: 0 =普通，1=USB,表9-21采樣率控制(地址：0001000),10. 數(shù)字接口激活,ACT：激活控制，0 =停止，1 =激活。 X：保留。,表9-22數(shù)字接口激活(地址：0001001),11.復(fù)位寄存器,寫(xiě)00

21、0000000到RES寄存器，復(fù)位AIC23B。,表9-23復(fù)位寄存器(地址：0001111),.,9.4.3 AIC23B與C55x的控制接口,AIC23B與C55x的接口有兩個(gè)： 控制接口:通過(guò)該接口對(duì)AIC23B的控制寄存器編程，來(lái)設(shè)置AIC23B的工作參數(shù) 數(shù)據(jù)接口:用于傳輸AIC23B的A/D和D/A數(shù)據(jù) AIC23B的控制接口有兩種工作模式，即3線制SPI和2線制 MODE引腳接高電平,對(duì)應(yīng)SPI模式 MODE引腳接低電平, 對(duì)應(yīng)2線模式,1. SPI模式,在SPI模式中 SDIN是串行數(shù)據(jù)線 SCLK是串行數(shù)據(jù)時(shí)鐘 是幀同步信號(hào),圖9-21 SPI時(shí)序圖,SPI模式時(shí)序如圖9-2

22、1所示。AIC23B的控制字有16 位，從MSB（最高位）開(kāi)始，在SCLK的上升沿鎖存相應(yīng)的數(shù)據(jù)位，在經(jīng)過(guò)16個(gè)SCLK的上升沿后，在的上升沿將整個(gè)16 位數(shù)據(jù)鎖存入AIC23B。 16位控制字被分為兩部分，前七位（B15:9）為寄存器地址，后九位（B8:0）為寄存器內(nèi)容。,2. 2線模式,在2線模式中，SDIN用來(lái)傳輸串行數(shù)據(jù)，而SCLK作為串行時(shí)鐘,圖9-222線模式時(shí)序,表9-25 AIC23B地址,開(kāi)始發(fā)送的條件是SDIN處于下降沿，SCLK處于高電平狀態(tài)。緊跟在開(kāi)始發(fā)送條件后的是7位的地址，由它決定在2線上的哪個(gè)設(shè)備接受數(shù)據(jù)。R/W決定數(shù)據(jù)傳送的方向 AIC23B的控制接口為只寫(xiě)部件

23、，只有當(dāng)R/W=0時(shí)才作出反應(yīng)。AIC23B只用作從設(shè)備，其地址由引腳的電平來(lái)決定，如表9-25所示。,識(shí)別到地址的器件在第9個(gè)時(shí)鐘期間把SDIN拉低，通知要進(jìn)行數(shù)據(jù)傳送。緊接著是兩個(gè)8位的數(shù)據(jù)塊。數(shù)據(jù)傳送完畢后，停止傳輸?shù)臈l件是SDIN的上升沿（同時(shí)SCLK處于高電平狀態(tài)） 在2線模式中，16位的控制字同樣被分成兩部分，前七位（B15:9）為寄存器地址，后九位（B8:0）為寄存器內(nèi)容,.,9.4.4 AIC23B與C55x的數(shù)據(jù)接口,AIC23B支持四種音頻接口模式：右判斷模式、左判斷模式、模式和DSP模式。這四種模式都是從MSB（最高位）開(kāi)始，字長(zhǎng)范圍從16到32位（右判斷模式不支持32

24、位）。 主要介紹與TI DSP的McBSP相兼容的DSP模式。該數(shù)字音頻接口包括位時(shí)鐘信號(hào)（BCLK），數(shù)據(jù)輸入輸出信號(hào)（DIN和DOUT），幀信號(hào)（LRCIN 和 LRCOUT）。BCLK在主模式下是輸出信號(hào)，在從模式下是輸入信號(hào)。,1. AIC23B數(shù)字音頻接口的DSP模式,在DSP模式下，AIC23B引腳LRCIN 和 LRCOUT必須連接到McBSP的幀同步信號(hào)上。 在LRCIN或 LRCOUT的下降沿開(kāi)始數(shù)據(jù)發(fā)送，先發(fā)送左通道信號(hào)字，緊接著發(fā)送右通道信號(hào)字，如圖9-24所示。信號(hào)字的長(zhǎng)度由IWL寄存器決定。,圖9-24 DSP模式時(shí)序圖（當(dāng)LRP = 1）,2. C55x的McBSP

25、與AIC23B的數(shù)據(jù)接口,當(dāng)AIC23B采用DSP模式與C55x的McBSP進(jìn)行數(shù)據(jù)接口時(shí)，其引腳說(shuō)明如下： BCLK：數(shù)據(jù)接口時(shí)鐘信號(hào)。當(dāng)AIC23B為主模式時(shí)，該時(shí)鐘由AIC23B產(chǎn)生；當(dāng)AIC23B為從模式時(shí)，該時(shí)鐘由DSP產(chǎn)生 LRCIN：DAC字時(shí)鐘信號(hào) LRCOUT：ADC字時(shí)鐘信號(hào)。在主模式下，LRCIN和LRCOUT信號(hào)由AIC23B產(chǎn)生并發(fā)送到DSP；在從模式下，該信號(hào)由DSP產(chǎn)生 DIN：串行數(shù)據(jù)輸入（將由DAC輸出） DOUT：串行數(shù)據(jù)輸出（已由ADC輸入）,圖9-25 C55x的McBSP和AIC23B 的數(shù)據(jù)接口接線圖(從模式),.,9.4.5 AIC23B的模擬接口

26、,AIC23B的模擬接口主要包括： 線性輸入電路 傳聲器輸入電路 線性輸出電路 耳機(jī)輸出電路等,.,9.5電路的抗干擾設(shè)計(jì)技術(shù),在DSP系統(tǒng)的電路板設(shè)計(jì)中，無(wú)論是否有專門的地層和電源層，都必須在電源和地之間加上足夠的并且分布合理的電容 一般在電源和地的接入端放一部分多種容值的電容,再將其余的大電容均勻地分布在電源和地的主干在線。設(shè)計(jì)中時(shí)鐘的供電電源與整個(gè)電路板的電源一般是分開(kāi)的，二者的電源通過(guò)大小為25uH的電感相連。布板時(shí)還可以將兩個(gè)組件盡可能靠近并對(duì)稱，用多層電路板，時(shí)鐘信號(hào)頻率越高,其布線要求也就越高。,干擾的來(lái)源和后果 系統(tǒng)電源干擾設(shè)計(jì) 硬件抗干擾設(shè)計(jì) 軟件抗干擾設(shè)計(jì) 輸入輸出信號(hào)抗干

27、擾,本節(jié)主要內(nèi)容,.,9.5.1 干擾的來(lái)源和后果,干擾可以沿著各種線路侵入DSP系統(tǒng)，也可以以場(chǎng)的形式從空間侵入DSP系統(tǒng)，其主要的管道有3條，即 空間干擾 供電系統(tǒng)干擾 過(guò)程信道干擾,干擾對(duì)系統(tǒng)的作用可以分為3個(gè)部位 輸入系統(tǒng)。干擾迭加在信號(hào)上，使數(shù)據(jù)采集誤差增大，特別在前向信道的傳感器接口是小電壓信號(hào)輸入時(shí)，此現(xiàn)象會(huì)更加嚴(yán)重 輸出系統(tǒng)。使輸出信號(hào)混亂，不能正常反應(yīng)DSP系統(tǒng)的真實(shí)輸出，導(dǎo)致一系列嚴(yán)重后果 DSP系統(tǒng)的內(nèi)核。使總線上的數(shù)字信號(hào)錯(cuò)亂，程序運(yùn)行失常，內(nèi)部程序指針錯(cuò)亂，控制狀態(tài)失靈，RAM中數(shù)據(jù)被修改，更嚴(yán)重時(shí)會(huì)導(dǎo)致死機(jī)，使系統(tǒng)完全崩潰,.,9.5.2 系統(tǒng)電源抗干擾設(shè)計(jì),根據(jù)工

28、程設(shè)計(jì)分析，微機(jī)系統(tǒng)有70的干擾是通過(guò)電源耦合進(jìn)來(lái)的 電源干擾的類型有高頻干擾、感性負(fù)載產(chǎn)生的瞬變?cè)肼?、大功率設(shè)備開(kāi)機(jī)干擾和電網(wǎng)電壓波動(dòng)干擾，它們主要通過(guò)電磁感應(yīng)性耦合、電容性耦合、輻射耦合和公共阻抗耦合等方式進(jìn)入微機(jī)系統(tǒng) 一般采用集成穩(wěn)壓電源模塊即能滿足使用要求，主要通過(guò)整流電路、穩(wěn)壓電源、隔離控制變壓器以及高頻旁路電容等來(lái)防止干擾的竄入，提高DSP的直流供電系統(tǒng)質(zhì)量,.,9.5.3 硬件抗干擾設(shè)計(jì),硬件抗干擾技術(shù)主要有以下幾種： 光隔離。 在輸入輸出通道上通過(guò)光耦合器件傳輸信息可將DSP系統(tǒng)與各種傳感器、開(kāi)關(guān)、執(zhí)行機(jī)構(gòu)由光隔離開(kāi)來(lái)，阻擋很大一部分干擾 雙絞線傳輸和終端阻抗匹配。長(zhǎng)線傳輸數(shù)字

29、信號(hào)時(shí)利用雙絞線，對(duì)噪聲干擾有較好的抑制效果?？膳c光耦合器或平衡輸入接收器和輸出驅(qū)動(dòng)器聯(lián)合使用。發(fā)送和接收信號(hào)端必須有末端電阻，雙絞線應(yīng)該阻抗匹配 硬件濾波。RC低通濾波器可以大大消弱各類高頻干擾信號(hào)（如各類“毛刺”干擾）,良好的接地。有兩種接地：一種是為人身或設(shè)備安全目的，把設(shè)備的外殼接地，這種接地叫外殼接地或安全接地；另一種是為電路工作提供一個(gè)公共的電位參考點(diǎn)，這種接地稱為工作接地。兩種接地系統(tǒng)都要設(shè)計(jì)合理，同時(shí)系統(tǒng)的數(shù)字地與模擬地要分開(kāi)。 屏蔽。高頻電源、交流電源、強(qiáng)電設(shè)備、電弧產(chǎn)生的電火花、甚至雷電，都能產(chǎn)生電磁波，從而成為電磁干擾的噪聲源。用金屬外殼將器件包圍起來(lái)，再將金屬外殼接地，

30、其對(duì)屏蔽各種通過(guò)電磁感應(yīng)引起的干擾非常有效。,.,9.5.4 軟件抗干擾設(shè)計(jì),軟件抗干擾技術(shù)主要是在程序運(yùn)行混亂時(shí)，使程序重新正常運(yùn)行 幾種有效的軟件抗干擾方法： 數(shù)字濾波 指令冗余 軟件陷阱 程序運(yùn)行監(jiān)視系統(tǒng)“看門狗”（Watchdog ）,數(shù)字濾波技術(shù)可以有效地消除模擬輸入信號(hào)的噪聲。 數(shù)字濾波技術(shù)有： 中值濾波 算術(shù)平均值濾波 加權(quán)平均值濾波等,當(dāng)DSP系統(tǒng)受到干擾出現(xiàn)錯(cuò)誤時(shí)，程序便脫離正常軌道“亂飛”。若亂飛到某雙位元組指令且取指令時(shí)刻落到操作數(shù)上，則將操作數(shù)當(dāng)作操作碼，程序?qū)⒊鲥e(cuò)。若“飛”到3位元組指令處，出錯(cuò)機(jī)率更大。 為避免出錯(cuò)，可在關(guān)鍵地方人為插入一些單字節(jié)指令，或?qū)⒂行巫止?jié)

31、指令重寫(xiě)。如在雙位元組指令和3位元組指令后插入兩個(gè)位元組以上的空操作指令（NOP）。這樣，即使亂飛到操作數(shù)上，由于NOP的存在，也可避免后面的指令被當(dāng)作操作數(shù)執(zhí)行，程序自動(dòng)納入正軌。此外，在對(duì)系統(tǒng)流向起重要作用的指令，如RET、CALL、BCND、B等指令之前插入兩條或3條NOP，也可將亂飛程序納入正軌，確保這些重要指令的執(zhí)行。,在一般測(cè)控系統(tǒng)中存在著大量未用的空間，若在這些未用的程序存儲(chǔ)區(qū)設(shè)置一段引導(dǎo)程序，當(dāng)程序受到干擾跳到該區(qū)域時(shí)，引導(dǎo)程序?qū)?qiáng)行捕捉的程序引向一個(gè)指定的地址，在那里以一段專門程序?qū)Τ鲥e(cuò)進(jìn)行處理.,若失控的程序進(jìn)入“死循環(huán)”，通常采用“看門狗”技術(shù)使程序脫離“死循環(huán)”。 通過(guò)

32、不斷檢測(cè)程序循環(huán)運(yùn)行時(shí)間，若發(fā)現(xiàn)它超過(guò)最大循環(huán)運(yùn)行時(shí)間，則認(rèn)為系統(tǒng)陷入“死循環(huán)”，則對(duì)其進(jìn)行出錯(cuò)處理。,.,9.5.5 輸入輸出信號(hào)抗干擾,輸入輸出通道干擾是通過(guò)前向、后向接口而引起的干擾 防止的辦法主要采用隔離技術(shù)，隔離的實(shí)質(zhì)是將引進(jìn)的干擾通道切斷，從而達(dá)到隔離現(xiàn)場(chǎng)干擾的目的 隔離技術(shù)主要有光隔離、繼電器隔離、變壓器隔離等多種方法，其中尤以光隔離方法應(yīng)用最為廣泛,.,9.6 設(shè)計(jì)實(shí)例：數(shù)字式有源抗噪聲耳罩,概述 系統(tǒng)工作原理和控制算法 硬件設(shè)計(jì) 軟件設(shè)計(jì),.,9.6.1 概述,有源抗噪聲耳罩（簡(jiǎn)稱有源耳罩）的工作原理是： 利用傳聲器監(jiān)測(cè)待消除的噪聲信號(hào)，由控制器進(jìn)行處理后發(fā)出一個(gè)與原噪聲信號(hào)

33、幅度相同、相位相反的反噪聲信號(hào)，使二者相互抵消，從而達(dá)到消除噪聲的目的 有源耳罩具有低頻抗噪效果好、重量輕、透氣性好、不影響正常通訊等優(yōu)點(diǎn),目前市場(chǎng)上出現(xiàn)的有源耳罩主要是基于模擬電路。模擬有源耳罩具有體積小、成本低等特點(diǎn)，但是由于其控制參數(shù)固定，當(dāng)使用者和工作環(huán)境改變時(shí)，性能會(huì)發(fā)生改變，變差甚至不穩(wěn)定。因此，模擬式有源耳罩不利于進(jìn)行工業(yè)化生產(chǎn)和廣泛推廣應(yīng)用。 由于實(shí)際問(wèn)題中，待抵消的噪聲特性幾乎總是時(shí)變的，控制電路、電聲器件、傳聲介質(zhì)特性經(jīng)常隨時(shí)間變化，使用者個(gè)體條件各不相同，因此基于自適應(yīng)信號(hào)處理理論、能夠自動(dòng)跟蹤噪聲和控制系統(tǒng)變化的數(shù)字式有源耳罩成為近年來(lái)的研究熱點(diǎn)。 本設(shè)計(jì)采用低功耗、高

34、性能的TMS320VC5509A處理器設(shè)計(jì)了有源耳罩的硬件部分，采用FXLMS算法編寫(xiě)了相應(yīng)的軟件部分。,.,9.6.2 系統(tǒng)工作原理和控制算法,1. 工作原理,圖9-27 有源耳罩（單耳）示意圖,2.控制算法,為敘述簡(jiǎn)單起見(jiàn)，本系統(tǒng)采用有源噪聲控制中常用的FXLMS算法。,圖9-28 FXLMS算法,P(z)為初級(jí)通道，包括參考噪聲信號(hào)通道的模數(shù)轉(zhuǎn)換、抗混疊濾波、放大、傳聲器，從參考傳聲器M1到誤差傳聲器M2的聲通道，以及誤差信號(hào)通道的傳聲器、放大、抗混疊濾波、模數(shù)轉(zhuǎn)換等環(huán)節(jié)。,S(z)為次級(jí)通道，包括反噪聲輸出通道的數(shù)模轉(zhuǎn)換、重構(gòu)濾波、功率放大器、揚(yáng)聲器，從揚(yáng)聲器Y到誤差傳聲器M2的聲通道

35、，以及誤差信號(hào)通道的傳聲器、放大、抗混疊濾波、模數(shù)轉(zhuǎn)換等環(huán)節(jié)。,W(z)為控制器，通常取有限沖擊響應(yīng)（FIR）結(jié)構(gòu)。,次級(jí)通道S(z) 的模型，需要進(jìn)行估計(jì)或辨識(shí)。,濾波器系數(shù)更新公式：,.,3. 次級(jí)通道辨識(shí)算法,基于自適應(yīng)濾波器的次級(jí)通道辨識(shí)方法：,圖9-29 次級(jí)通道辨識(shí)算法,.,9.6.3 硬件設(shè)計(jì),系統(tǒng)硬件電路由7個(gè)部分組成： 電源變換模塊 時(shí)鐘模塊 復(fù)位模塊 CPLD邏輯控制模塊 存儲(chǔ)器模塊 ADC/DAC模塊 模擬輸入輸出模塊 該系統(tǒng)有4路Mic輸入、2路揚(yáng)聲器輸出，能夠滿足對(duì)左右兩耳處同時(shí)進(jìn)行噪聲控制的要求。,圖9-30 有源耳罩電路原理框圖,1. 電源電路設(shè)計(jì),系統(tǒng)由7.2V

36、鋰電池供電 系統(tǒng)需要的電源共有4組，即數(shù)字電源3.3V、1.6V，模擬電源+5V和-5V 設(shè)計(jì)方法 首先用集成電源變換模塊A7805C把7.2V的鋰電池電壓降到5V 再利用MAX660將+5V電源轉(zhuǎn)換為-5V輸出 然后，采用TPS73HD301電源芯片，由5V電源產(chǎn)生+3.3 V和1.6V電源 在模擬電源和數(shù)字電源之間用磁珠隔離，以遏制數(shù)字器件產(chǎn)生的噪聲對(duì)模擬電路部分的污染。,圖9-31 5V電源產(chǎn)生電路,圖9-32 -5V電源產(chǎn)生電路,2. 復(fù)位電路設(shè)計(jì),本系統(tǒng)的復(fù)位電路由圖9-8所示的電源芯片復(fù)位電路和圖9-10所示的手動(dòng)復(fù)位電路等兩部分電路組成 提供給VC5509A芯片的復(fù)位信號(hào)由電源芯

37、片復(fù)位電路產(chǎn)生的復(fù)位信號(hào)和手動(dòng)復(fù)位電路產(chǎn)生的復(fù)位信號(hào)在CPLD模塊內(nèi)經(jīng)過(guò)邏輯與運(yùn)算產(chǎn)生，兩個(gè)復(fù)位信號(hào)中，只要有一個(gè)有效（低電平），則復(fù)位信號(hào)有效（低電平）,3. 時(shí)鐘模塊,本設(shè)計(jì)中采用內(nèi)部振蕩器方式，由一個(gè)12MHz的石英晶振提供參考頻率，用兩個(gè)12pF的電容濾除紋波，如圖9-33所示。,4. CPLD邏輯控制模塊,DSP的速度較快，要求譯碼的速度也必須較快。利用小規(guī)模邏輯器件譯碼的方式已不能滿足DSP系統(tǒng)的要求；同時(shí)，DSP系統(tǒng)中經(jīng)常需要外部快速部件的配合，這些部件往往是專門的電路，可由可編程器件CPLD實(shí)現(xiàn) CPLD的時(shí)序嚴(yán)格、速度較快、可編程性好，非常適合于實(shí)現(xiàn)譯碼和專門電路,圖9-34 XC9536XL 邏輯控制模塊原理圖,本設(shè)計(jì)采用Xilinx公司生產(chǎn)的 XC9536XL可編程CPLD芯片，用于邏輯控制和實(shí)現(xiàn)外部存儲(chǔ)器FLASH的高位地址擴(kuò)展等。XC9536XL連接原理如圖9-34所示。,DSP復(fù)位邏輯控制是由手動(dòng)復(fù)位信號(hào)BUTTON_R