16位加法器設(shè)計報告

16位加法器設(shè)計報告16位加法器設(shè)計報告/16位加法器設(shè)計報告v1.0 可編寫可改正BrentKung 樹構(gòu)造的 16位加法器的設(shè)計仿真及優(yōu)化1．利用Hspice軟件設(shè)計詳細(xì)電路構(gòu)造BrentKung 樹構(gòu)造加法器設(shè)計簡介BrentKung 樹構(gòu)造加法器是一種超行進(jìn)位加法器，即進(jìn)位提早被計算出來，送給加和電路，減小了進(jìn)位次序傳達(dá)的延時，實現(xiàn)此加法器減小了設(shè)計的復(fù)雜度。提升了設(shè)計的效率。詳細(xì)電路實現(xiàn)需要 4個模塊電路設(shè)計。數(shù)據(jù)A和B經(jīng)過緩沖器輸入進(jìn)來，而后經(jīng)過進(jìn)位生成和進(jìn)位產(chǎn)生電路模塊生成 P和G信號。P與G信號經(jīng)過點操作模塊生成相應(yīng)的進(jìn)位值，最后加和生成SUM。電路構(gòu)造采納動向邏輯構(gòu)造，邏輯構(gòu)造由NMOS下拉網(wǎng)絡(luò)實現(xiàn)，組成PDN的過程和靜態(tài) CMOS完整一樣，晶體管的數(shù)量顯然少于靜態(tài)狀況。 動向邏輯同時擁有較快的開關(guān)速度。動向邏輯同時在功耗方面有顯然的優(yōu)勢。BrentKung 樹構(gòu)造加法器電路設(shè)計進(jìn)位生成和進(jìn)位流傳模塊均采納動向邏輯進(jìn)行設(shè)計， 詳細(xì)實現(xiàn)公式為Pi=ai+bi，Gi=ai&bi；詳細(xì)電路實現(xiàn)以下：圖1進(jìn)位流傳和進(jìn)位產(chǎn)生信號的動向?qū)崿F(xiàn)1v1.0 可編寫可改正圖中的反相器為對稱的， p生成電路的邏輯努力為 2/3，g生成電路的邏輯努力為 1。點計算模塊詳細(xì)生成對應(yīng)的進(jìn)位流傳和進(jìn)位產(chǎn)生 Gij 和Pij ；其對應(yīng)的詳細(xì)公式為：Gij=Gik+Pik*Gk-1j。采納動向邏輯減小復(fù)雜度詳細(xì)電路構(gòu)造以下：圖2點模塊電路產(chǎn)生信號的動向?qū)崿F(xiàn)乞降電路利用多米諾實現(xiàn)乞降即利用選擇電路實現(xiàn)電路構(gòu)造，在此電路中乞降的兩種條件計算為： Si0為ai與bi的同或，Si1為ai與bi的異或，詳細(xì)電路構(gòu)造以下：2v1.0 可編寫可改正圖5動向邏輯實現(xiàn)和選擇電路電路中利用兩個時鐘，由clk產(chǎn)生clkd是由下邊的電路實現(xiàn)的，傳輸門老是導(dǎo)通，時鐘路徑的延時能夠經(jīng)過這些器件的尺寸來調(diào)整。由于延時一定有一個嚴(yán)格的界線，即第二個門的所有輸入一定在clkd的上漲沿以前達(dá)成翻轉(zhuǎn)，所以可能需要使 clk進(jìn)過多個以下的延時電路才能知足時序要求。時鐘延時利用反向器的緩沖器和傳輸門來實現(xiàn)。正向二進(jìn)制樹構(gòu)造不足以產(chǎn)生所有的進(jìn)位位，所以 BrentKung樹構(gòu)造采納了一個反二進(jìn)制樹來實現(xiàn)其他的進(jìn)位位，這一結(jié)構(gòu)組合中間的結(jié)果以產(chǎn)生其他的進(jìn)位位， BrentKung樹構(gòu)造能夠產(chǎn)生所有進(jìn)位位的表達(dá)式。，采納BrentKung樹的構(gòu)造能夠?qū)崿F(xiàn)正確的16位加法器。詳細(xì)樹構(gòu)造以下所示：3v1.0 可編寫可改正圖416位Brent-Kung樹構(gòu)造利用Hspice仿真軟件對設(shè)計進(jìn)行詳細(xì)優(yōu)化考證在這里選用延時最大的路徑進(jìn)行詳細(xì)優(yōu)化，且最長的路徑為從輸入到輸出需要經(jīng)過最長的延時路徑。由詳細(xì)電路圖能夠得出S15的和的輸出時最長的延時路徑，要做詳細(xì)的優(yōu)化，不但要考慮詳細(xì)的點操作的運算過程，還要考慮詳細(xì)的邏輯扇出的大小。在這里利用組合邏輯優(yōu)化的原理來優(yōu)化詳細(xì)的動向電路設(shè)計，即利用路徑努力來優(yōu)化設(shè)計，分別求出詳細(xì)的邏輯努力G、電氣努力F以及分支B。則路徑總路徑努力為H=GBF,由此獲得路徑延時最小的門努力為 h為 h NH所以使每一門的門努力都等于h能夠使路徑的總延時最小。并由此能夠確立詳細(xì)的每一級的晶體管尺寸。確立路徑中詳細(xì)的G、F與B，先對快進(jìn)位流傳的邏輯進(jìn)行優(yōu)化，在此電路中，加法器的輸出為負(fù)載為50個大的最小反相器的尺寸，輸入為1倍大小的緩沖器輸入，則F=50/2=25；此動向的邏輯電路的G=1*1*2/3*1*1*1*2/3*1*4/3*1*1=16/27,路徑的分支努力B為48，則由公式能夠求得H=25*48*16/27=711，而邏輯鏈的級數(shù)為20則h約為，也就是說每一級的門努力要為能夠使路徑的延時最小， 并由此再利用h=gf來計算出每一級詳細(xì)的晶體管的詳細(xì)尺寸。相同的方法再來算出塊產(chǎn)生邏輯鏈的 F、G與B。由詳細(xì)的電路圖能夠得出F=25，G=1*1*1*1*1* *1*2/3*1*4/3*1*1=8/9, 分支努力B為48，則由公式H=GFB得出H約為1067，邏輯鏈為20，則相同可以由公式得出h約為時路徑延時能夠最小，由此能夠再確立詳細(xì)的晶4v1.0 可編寫可改正體管的尺寸。綜上所述，保持管徑路徑上的每一級的門努力為之間能夠使邏輯鏈的延時最小。在動向邏輯中為了縮短電容充電的時間， 對應(yīng)的PMOS也要適合的增添詳細(xì)的晶體管尺寸。詳細(xì)HSPICE軟件仿真優(yōu)化結(jié)果依照詳細(xì)的計算結(jié)果逐一設(shè)定詳細(xì)的晶體管的尺寸，并加入相應(yīng)的激勵文件，當(dāng)輸入的clk時間延緩不適合時，產(chǎn)生的計算結(jié)果會出現(xiàn)錯誤，下列圖為延緩不妥時出現(xiàn)了預(yù)期和結(jié)果不般配的現(xiàn)象。圖5 延緩不妥出現(xiàn)了估計和詳細(xì)結(jié)果不符合而后經(jīng)過對延不時間的詳細(xì)的調(diào)整， 就能夠獲得結(jié)果和預(yù)期正確的結(jié)果，err文件里不在出現(xiàn)錯誤。經(jīng)過優(yōu)化設(shè)計，并經(jīng)過詳細(xì)語句計算出了從 clk的50%上漲沿到sum15的降落沿的延時是，詳細(xì)如圖：5v1.0 可編寫可改正圖6clk到sum15的延時詳細(xì)優(yōu)化完的波形顯示為下列圖：紅色是 clk信號，藍(lán)色為SUM15的信號顯示。圖7clk