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第頁FPGA總練習試題附答案1.下列標識符中,()是不合法的標識符。A、State0B、9moonC、Not_Ack_0D、Signall【正確答案】:B2.基于EDA軟件的FPGA/CPLD設計流程為:原理圖/HDL文本輸入→綜合→_____→______→適配→編程下載→硬件測試。正確的是①功能仿真②時序仿真③邏輯綜合④配置⑤分配管腳A、③①B、①⑤C、④⑤D、④②【正確答案】:B3.下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復位的代碼描述是A、B、C、D、【正確答案】:C4.若a=9,執(zhí)行$display(“currentvalue=%0b,a=%0d”,a,a)正確顯示為()A、currentvalue=1001,a=09B、currentvale=1001,a=9C、1001,9D、currentvale=00…,a=9【正確答案】:B5.下列語句中,不屬于并行語句的是()。A、過程語句B、assign語句C、case語句D、元件例化語句【正確答案】:C6.在verilog中,下列語句哪個不是分支語句?()。A、if-elseB、caseC、casezD、Repeat【正確答案】:D7.Verilog語言與C語言的區(qū)別,不正確的描述是()A、Verilog語言可實現(xiàn)并行計算,C語言只是串行計算。B、Verilog語言可以描述電路結構,C語言僅僅描述算法。C、Verilog語言源于C語言,包括它的邏輯和延遲。D、Verilog語言可以編寫測試向量進行仿真和測試?!菊_答案】:C8.如果線網類型變量說明后未賦值,起缺省值是()A、xB、1C、0D、z【正確答案】:D9.在verilog語言中,a=4b'1011,那么&a=()A、4b'1011B、4b'1111C、1b'1D、1b'0【正確答案】:D10.時間尺度定義為timescale10ns/100ps,選擇正確答案()A、時間精度10nsB、時間單位100psC、時間精度100psD、時間精度不確定【正確答案】:C11.現(xiàn)網中的值被解釋為無符號數(shù)。在連續(xù)賦值語句中,assignaddr[3:0]=-3;addr被賦予的值是()A、4’b1101B、4’b0011C、4’bxx11D、4’bzz11【正確答案】:A12.“a=4’b11001,b=4’bx110”選出正確的運算結果()A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x【正確答案】:B13.針對VerilogHDL語言中的case語句說法不正確的是()。A、case語句表達式的取值可以超出語句下面列出的值的范圍。B、語句各分支表達式允許同時滿足case表達式的值。C、條件語句中的選擇值需要完整覆蓋表達式的取值范圍。D、保險起見,case語句最后分枝最好都加上default語句【正確答案】:A14.狀態(tài)機的編碼風格包括一段式、兩段式和三段式,下列描述正確的是()A、一段式寄存器輸出,易產生毛刺,不利于時序約束;B、二段式組合邏輯輸出,不產生毛刺,有利于時序約束;C、三段式寄存器輸出,不產生毛刺,有利于時序約束;D、所有描述風格都是寄存器輸出,易產生毛刺,有利于時序約束。【正確答案】:C15.P,Q,R都是4bit的輸入矢量,下面哪一種表達形式是正確的()A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,[3:0]Q,[0:3]R;E、input[3:0]P,Q,R;【正確答案】:E16.下列語句中,不屬于并行語句的是:_______A、過程語句B、assign語句C、元件例化語句D、case語句【正確答案】:D17.已知“a=1b’1;b=3b'001;”那么{a,b}=()A、4b'0011B、3b'001C、4b'1001D、3b'101【正確答案】:C18.FPGA(Field-ProgrammableGateArray),即現(xiàn)場可編程門陣列,是一個可以通過編程來改變內部結構的芯片。本質上是()。A、一塊芯片B、一個電子設備C、一塊可編程的數(shù)字芯片D、產品【正確答案】:C19.a=5'b11001;b=3'b101;則c=a&b的結果為:A、3'b001B、5'b00001C、5'b11001D、5'b111117.【正確答案】:B20.在verilog中,下列語句哪個不是分支語句?()A、if-elsB.casC.casezD、repeat【正確答案】:D21.Verilog語言與C語言的區(qū)別,不正確的描述是()A、Verilog語言可實現(xiàn)并行計算,C

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