數(shù)字電路與邏輯設(shè)計(jì)（第四版）課件 第1、2章 邏輯代數(shù)基礎(chǔ)；組合邏輯電路

第1章邏輯代數(shù)基礎(chǔ)1.1概述1.2邏輯代數(shù)的基本運(yùn)算和門電路1.3邏輯代數(shù)的公式和規(guī)則1.4邏輯函數(shù)常用的描述方法及相互間的轉(zhuǎn)換1.5邏輯函數(shù)的化簡(jiǎn)

1.1概

述

1.1.1-數(shù)字量和模擬量在自然界中，存在著各種各樣的物理量，這些物理量可以分為兩大類：數(shù)字量和模擬量。數(shù)字量是指離散變化的物理量，模擬量則是指連續(xù)變化的物理量。處理數(shù)字信號(hào)的電路稱為數(shù)字電路，處理模擬信號(hào)的電路稱為模擬電路。同模擬信號(hào)相比，數(shù)字信號(hào)具有傳輸可靠、易于存儲(chǔ)、抗干擾能力強(qiáng)、穩(wěn)定性好等優(yōu)點(diǎn)。因此，數(shù)字電路獲得了越來越廣泛的應(yīng)用。

1.1.2數(shù)制與代碼

1.數(shù)制

進(jìn)位計(jì)數(shù)制表示數(shù)碼中每一位的構(gòu)成及進(jìn)位的規(guī)則，簡(jiǎn)稱數(shù)制(NumberSystem)。數(shù)的一般展開式表示法如下：

式中，n是整數(shù)部分的位數(shù)，m

是小數(shù)部分的位數(shù)，ai

是第i位的系數(shù)，R

是基數(shù)，Ri

稱為第i位的權(quán)。

1)十進(jìn)制

基數(shù)R為10的進(jìn)位計(jì)數(shù)制稱為十進(jìn)制(Decimal)，它有0、1、2、3、4、5、6、7、8、9共10個(gè)有效數(shù)碼，低位向相鄰高位“逢十進(jìn)一，借一為十”。十進(jìn)制數(shù)一般用下標(biāo)10或D表示，如2310、87D

等。

2)二進(jìn)制

基數(shù)R為2的進(jìn)位計(jì)數(shù)制稱為二進(jìn)制(Binary)，它只有0和1兩個(gè)有效數(shù)碼，低位向相鄰高位“逢二進(jìn)一，借一為二”。二進(jìn)制數(shù)一般用下標(biāo)2或B表示，如1012、1101B

等。

3)八進(jìn)制

基數(shù)R

為8的進(jìn)位計(jì)數(shù)制稱為八進(jìn)制(Octal)，它有0、1、2、3、4、5、6、7共8個(gè)有效數(shù)碼，低位向相鄰高位“逢八進(jìn)一，借一為八”。八進(jìn)制數(shù)一般用下標(biāo)8或O表示，如6178、547O等。

4)十六進(jìn)制

基數(shù)R

為16的進(jìn)位計(jì)數(shù)制稱為十六進(jìn)制(Hexadecimal)，十六進(jìn)制有0、1、2、3、4、5、6、7、8、9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)共16個(gè)有效數(shù)碼，低位向相鄰高位“逢十六進(jìn)一，借一為十六”。十六進(jìn)制數(shù)一般用下標(biāo)16或H表示，如A116、1FH

等。

2.不同數(shù)制間的轉(zhuǎn)換

1)二—十轉(zhuǎn)換

求二進(jìn)制數(shù)的等值十進(jìn)制數(shù)時(shí)，將所有值為1的數(shù)位的位權(quán)相加即可。

【例1.1】

將二進(jìn)制數(shù)11001101.11B轉(zhuǎn)換為等值的十進(jìn)制數(shù)。

2)十—二轉(zhuǎn)換

將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時(shí)，要分別對(duì)整數(shù)部分和小數(shù)部分進(jìn)行轉(zhuǎn)換。

進(jìn)行整數(shù)部分轉(zhuǎn)換時(shí)，先將十進(jìn)制整數(shù)除以2，再對(duì)每次得到的商除以2，直至商等于0為止。然后將各次余數(shù)按倒序?qū)懗鰜恚吹谝淮蔚挠鄶?shù)為二進(jìn)制整數(shù)的最低有效位(LSB)，最后一次的余數(shù)為二進(jìn)制整數(shù)的最高有效位(MSB)，所得數(shù)值即為等值二進(jìn)制整數(shù)。

【例1.2】

將13D

轉(zhuǎn)換為二進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

【例1.3】

將0.125D

轉(zhuǎn)換為二進(jìn)制小數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的二進(jìn)制小數(shù)為0.001B。

3)八—十轉(zhuǎn)換

求八進(jìn)制數(shù)的等值十進(jìn)制數(shù)時(shí)，將各數(shù)位的值和相應(yīng)的位權(quán)相乘，然后相加即可。

【例1.4】

將八進(jìn)制數(shù)71.5O

轉(zhuǎn)換為等值的十進(jìn)制數(shù)。

4)十—八轉(zhuǎn)換

將十進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)時(shí)，要分別對(duì)整數(shù)部分和小數(shù)部分進(jìn)行轉(zhuǎn)換。

進(jìn)行整數(shù)部分轉(zhuǎn)換時(shí)，先將十進(jìn)制整數(shù)除以8，再對(duì)每次得到的商除以8，直至商等于0為止。然后將各次余數(shù)按倒序?qū)懗鰜?，即第一次的余?shù)為八進(jìn)制整數(shù)的最低有效位，最后一次的余數(shù)為八進(jìn)制整數(shù)的最高有效位，所得數(shù)值即為等值八進(jìn)制整數(shù)。

【例1.5】

將1735D

轉(zhuǎn)換為八進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

【例1.6】

將0.1875D

轉(zhuǎn)換為八進(jìn)制小數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的八進(jìn)制小數(shù)為0.14O。

5)十六—十轉(zhuǎn)換

求十六進(jìn)制數(shù)的等值十進(jìn)制數(shù)時(shí)，將各數(shù)位的值和相應(yīng)的位權(quán)相乘，然后相加即可。

【例1.7】

將十六進(jìn)制數(shù)1A.CH

轉(zhuǎn)換為等值的十進(jìn)制數(shù)。

6)十—十六轉(zhuǎn)換

將十進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)時(shí)，要分別對(duì)整數(shù)部分和小數(shù)部分進(jìn)行轉(zhuǎn)換。

進(jìn)行整數(shù)部分轉(zhuǎn)換時(shí)，先將十進(jìn)制整數(shù)除以16，再對(duì)每次得到的商除以16，直至商等于0為止。然后將各次余數(shù)按倒序?qū)懗鰜?，即第一次的余?shù)為十六進(jìn)制整數(shù)的最低有效位，最后一次的余數(shù)為十六進(jìn)制整數(shù)的最高有效位，所得數(shù)值即為等值十六進(jìn)制整數(shù)。

【例1.8】

將287D

轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的十六進(jìn)制整數(shù)為11FH

。

【例1.9】

將0.62890625D轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的十六進(jìn)制小數(shù)為0.A1H

。

【例1.10】

將二進(jìn)制數(shù)10111011.1011B

轉(zhuǎn)換為八進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的八進(jìn)制數(shù)為273.54O。

8)八—二轉(zhuǎn)換

將八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時(shí)，將每位八進(jìn)制數(shù)展開成3位二進(jìn)制數(shù)即可。

【例1.11】

將八進(jìn)制數(shù)361.72O

轉(zhuǎn)換為二進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的二進(jìn)制數(shù)為11110001.11101B。

9)二—十六轉(zhuǎn)換

將二進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)時(shí)，整數(shù)部分自右往左每4位劃為一組，最后剩余不足4位時(shí)在左面補(bǔ)0；小數(shù)部分自左往右每4位劃為一組，最后剩余不足4位時(shí)在右面補(bǔ)0；然后將每一組用1位十六進(jìn)制數(shù)代替。

【例1.12】

將二進(jìn)制數(shù)111010111101.101B

轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的十六進(jìn)制數(shù)為EBD.AH

。

10)十六—二轉(zhuǎn)換

將十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)時(shí)，將每位十六進(jìn)制數(shù)展開成4位二進(jìn)制數(shù)即可。

【例1.13】

將十六進(jìn)制數(shù)1C9.2FH轉(zhuǎn)換為二進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的二進(jìn)制數(shù)為111001001.00101111B。

11)八—十六轉(zhuǎn)換

將八進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)時(shí)，先將八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，再將所得的二進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)。

【例1.14】

將八進(jìn)制數(shù)361.72O轉(zhuǎn)換為十六進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的十六進(jìn)制數(shù)為F1.E8H

。

12)十六—八轉(zhuǎn)換

將十六進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)時(shí)，先將十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，再將所得的二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)。

【例1.15】

將十六進(jìn)制數(shù)A2B.3FH轉(zhuǎn)換為八進(jìn)制數(shù)。

解

轉(zhuǎn)換過程如下：

因此，對(duì)應(yīng)的八進(jìn)制數(shù)為5053.176O。

3.代碼

在數(shù)字系統(tǒng)中，常用0和1的組合來表示不同的數(shù)字、符號(hào)、動(dòng)作或事物，這一過程叫作編碼，這些組合稱為代碼(Code)。代碼可以分為數(shù)字型的和字符型的、有權(quán)的和無權(quán)的。數(shù)字型代碼用來表示數(shù)字的大小，字符型代碼用來表示不同的符號(hào)、動(dòng)作或事物。有權(quán)代碼的每一數(shù)位都定義了相應(yīng)的位權(quán)，無權(quán)代碼的數(shù)位沒有定義相應(yīng)的位權(quán)。下面介紹三種常用的代碼：8421BCD碼、格雷(Gray)碼和ASCII碼。

1)8421BCD碼

BCD(BinaryCodedDecimal)碼即二—十進(jìn)制代碼，用4位二進(jìn)制代碼表示1位十進(jìn)制數(shù)碼。8421BCD碼是一種最常用的BCD碼，它是一種有權(quán)碼，4個(gè)數(shù)位的權(quán)值自左至右依次為8、4、2、1。8421BCD碼如表1-1所示。

2)格雷(Gray)碼

格雷碼是一種無權(quán)循環(huán)碼，它的特點(diǎn)是：相鄰的兩個(gè)碼之間只有一位不同。表1-2列出了十進(jìn)制數(shù)0~15的4位格雷碼。

3)ASCII碼

ASCII碼即美國(guó)信息交換標(biāo)準(zhǔn)碼，是目前國(guó)際上廣泛采用的一種字符碼。ASCII碼用7位二進(jìn)制代碼來表示128個(gè)不同的字符和符號(hào)，如表1-3所示。

1.2邏輯代數(shù)的基本運(yùn)算和門電路

邏輯代數(shù)(LogicAlgebra)是由英國(guó)數(shù)學(xué)家喬治·布爾(GeorgeBoole)于1849年首先提出的，因此也稱為布爾代數(shù)(BooleanAlgebra)。邏輯代數(shù)研究邏輯變量間的相互關(guān)系，是分析和設(shè)計(jì)邏輯電路不可缺少的數(shù)學(xué)工具。所謂邏輯變量，是指只有兩種取值的變量，如真或假、高或低、1或0。

1.2.1-邏輯代數(shù)的基本運(yùn)算

1.邏輯與

只有當(dāng)決定某事件的全部條件同時(shí)具備時(shí)，該事件才發(fā)生，這樣的邏輯關(guān)系稱為邏輯與，或稱邏輯相乘。

在圖1-1電路中，只有當(dāng)開關(guān)S1和S2同時(shí)接通時(shí)，電燈

F才會(huì)亮。若以S1、S2表示兩個(gè)開關(guān)的狀態(tài)，以

F表示電燈的狀態(tài)，用1表示開關(guān)接通和電燈亮，用0表示開關(guān)斷開和電燈滅，則只有當(dāng)S1和S2同時(shí)為1時(shí)，F(xiàn)才為1，F(xiàn)與S1和S2

之間是一種與的邏輯關(guān)系。邏輯與運(yùn)算的運(yùn)算符為“·”，寫成

F=S1·S2

或

F=S1S2。

圖1-1與運(yùn)算的邏輯電路

邏輯變量之間取值的對(duì)應(yīng)關(guān)系可用一張表來表示，這種表叫作邏輯真值表，簡(jiǎn)稱真值表。與運(yùn)算的真值表如表1-4所示。

2.邏輯或

在決定某事件的諸多條件中，當(dāng)有一個(gè)或一個(gè)以上具備時(shí)，該事件都會(huì)發(fā)生，這樣的邏輯關(guān)系稱為邏輯或，或稱邏輯相加。

在圖1-2電路中，當(dāng)開關(guān)S1-和S2

中有一個(gè)接通(S1=1或

S2=1)或

一

個(gè)以上接通(S1=1且S2=1)時(shí)，電燈F都會(huì)亮(F=1)，因此F與S1

和S2之間是一種或的邏輯關(guān)系。邏輯或運(yùn)算的運(yùn)算符為“+”，寫成

F=S1+S2?；蜻\(yùn)算的真值表如表1-5所示。

圖1-2或運(yùn)算的邏輯電路

圖1-3非運(yùn)算的邏輯電路

4.其他常見邏輯運(yùn)算

除了與、或、非三種最基本的邏輯運(yùn)算外，常見的復(fù)合邏輯運(yùn)算有與非、或非、異或、同或、與非與非、或非或非等，這些運(yùn)算的表達(dá)式如下：

以上這些復(fù)合邏輯運(yùn)算的真值表分別如表1-7~表1-12所示。

1.2.2門電路

輸出和輸入之間具有一定邏輯關(guān)系的電路稱為邏輯門電路，簡(jiǎn)稱門電路。常用的門電路有與門、或門、非門、與非門、或非門、與或非門、異或門、同或門等，它們的邏輯符號(hào)如圖1-4所示。

圖1-4常用門電路的邏輯符號(hào)

1.3邏輯代數(shù)的公式和規(guī)則

1.3.1-基本公式

式(8)、(8')稱為同一律；式(9)、(9')稱為交換律；式(10)、(10')稱為結(jié)合律；式(11)、(11')稱為分配律；式(12)、(12')稱為德·摩根(De.Morgan)定律；式(13)稱為還原律。

1.3.2常用公式

(1)A+A·B=A

公式的含義是：在一個(gè)與或表達(dá)式中，如果一個(gè)與項(xiàng)是另一個(gè)與項(xiàng)的一個(gè)因子，則另一個(gè)與項(xiàng)可以不要。這一公式稱為吸收律。例如：

3.對(duì)偶規(guī)則

描述：對(duì)一個(gè)邏輯函數(shù)F，將所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，則得到函數(shù)F的對(duì)偶函數(shù)F'。

1.4邏輯函數(shù)常用的描述方法及相互間的轉(zhuǎn)換

1.4.1-邏輯函數(shù)常用的描述方法

1.表達(dá)式由邏輯變量和邏輯運(yùn)算符號(hào)組成，用于表示變量之間邏輯關(guān)系的式子，稱為邏輯表達(dá)式。常用的邏輯表達(dá)式有與或表達(dá)式、標(biāo)準(zhǔn)與或表達(dá)式、或與表達(dá)式、標(biāo)準(zhǔn)或與表達(dá)式、與非與非表達(dá)式、或非或非表達(dá)式、與或非表達(dá)式等。

2.真值表

用來反映變量所有取值組合及對(duì)應(yīng)函數(shù)值的表格，稱為真值表。

例如，在一個(gè)判奇電路中，當(dāng)A、B、C三個(gè)變量中有奇數(shù)個(gè)1時(shí)，輸出F為1；否則，輸出F為0。據(jù)此可列出表1-13所示的真值表。

3.卡諾圖

圖1-5為2~5個(gè)變量的卡諾圖，方格中的數(shù)字為該方格對(duì)應(yīng)變量取值組合的十進(jìn)制數(shù)，亦稱該方格的編號(hào)。圖1-5變量卡諾圖

圖1-6為一個(gè)4變量的函數(shù)卡諾圖，方格中的0和1表示在對(duì)應(yīng)變量取值組合下該函數(shù)的取值。圖1-6一個(gè)4變量的函數(shù)卡諾圖

4.邏輯圖

由邏輯門電路符號(hào)構(gòu)成的，用來表示邏輯變量之間關(guān)系的圖形稱為邏輯電路圖，簡(jiǎn)稱邏輯圖。

1.4.2不同描述方法之間的轉(zhuǎn)換

1.表達(dá)式→真值表

由表達(dá)式列函數(shù)的真值表時(shí)，一般首先按自然二進(jìn)制碼的順序列出函數(shù)所含邏輯變量的所有不同取值組合，再確定出相應(yīng)的函數(shù)值。

表1-14列1.16函數(shù)Z的真值表

表1-16例1.18函數(shù)F的真值表

2.真值表→表達(dá)式

由真值表寫函數(shù)的表達(dá)式時(shí)，有兩種標(biāo)準(zhǔn)的形式：標(biāo)準(zhǔn)與或表達(dá)式和標(biāo)準(zhǔn)或與表達(dá)式。

1)標(biāo)準(zhǔn)與或表達(dá)式

標(biāo)準(zhǔn)與或表達(dá)式是一種特殊的與或表達(dá)式，其中的每個(gè)與項(xiàng)都包含了所有相關(guān)的邏輯變量，每個(gè)變量以原變量或反變量形式出現(xiàn)一次且僅出現(xiàn)一次，這樣的與項(xiàng)稱為標(biāo)準(zhǔn)與項(xiàng)，又稱最小項(xiàng)。

最小項(xiàng)的主要性質(zhì)：

(1)每個(gè)最小項(xiàng)都與變量的唯一的一個(gè)取值組合相對(duì)應(yīng)，只有該組合使這個(gè)最小項(xiàng)取值為1，其余任何組合均使該最小項(xiàng)取值為0。

(2)所有不同的最小項(xiàng)相或，結(jié)果一定為1。

(3)任意兩個(gè)不同的最小項(xiàng)相與，結(jié)果一定為0。

最小項(xiàng)的編號(hào)：最小項(xiàng)對(duì)應(yīng)變量取值組合的大小，稱為該最小項(xiàng)的編號(hào)。

【例1.20】

已知邏輯函數(shù)的真值表如表1-17所示，寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式。

2)標(biāo)準(zhǔn)或與表達(dá)式

標(biāo)準(zhǔn)或與表達(dá)式是一種特殊的或與表達(dá)式，其中的每個(gè)或項(xiàng)都包含了所有相關(guān)的邏輯變量，每個(gè)變量以原變量或反變量的形式出現(xiàn)一次且僅出現(xiàn)一次。這樣的或項(xiàng)稱為標(biāo)準(zhǔn)或項(xiàng)，又稱最大項(xiàng)。

最大項(xiàng)的主要性質(zhì)：

(1)每個(gè)最大項(xiàng)都與變量的唯一的一個(gè)取值組合相對(duì)應(yīng)，只有該組合使這個(gè)最大項(xiàng)取值為0，其余任何組合均使該最大項(xiàng)取值為1。

(2)所有不同的最大項(xiàng)相與，結(jié)果一定為0。

(3)任意兩個(gè)不同的最大項(xiàng)相或，結(jié)果一定為1。

最大項(xiàng)的編號(hào)：最大項(xiàng)對(duì)應(yīng)變量取值組合的大小，稱為該最大項(xiàng)的編號(hào)。

【例1.22】

已知邏輯函數(shù)的真值表如表1-18所示，寫出函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式。

3.真值表→卡諾圖

已知邏輯函數(shù)的真值表，只需找出真值表中函數(shù)值為1的變量組合，確定其大小編號(hào)，并在卡諾圖中具有相應(yīng)編號(hào)的方格中標(biāo)上1，即可得到該函數(shù)的卡諾圖。

例如，對(duì)于表1-19所示的邏輯函數(shù)F的真值表，它的卡諾圖如圖1-8所示。

表1-19邏輯函數(shù)F的真值表

圖1-8表1-19邏輯函數(shù)F的卡諾圖

4.卡諾圖→真值表

已知邏輯函數(shù)的卡諾圖，只需找出卡諾圖中函數(shù)值為1的方格所對(duì)應(yīng)的變量組合，并在真值表中讓相應(yīng)組合的函數(shù)值為1，即可得到函數(shù)真值表。

圖1-9為邏輯函數(shù)F的卡諾圖。從圖1-9可以看出，當(dāng)ABC為001、011、100和110時(shí)，邏輯函數(shù)F的值為1，由此可知邏輯函數(shù)F的真值表如表1-20所示。

圖1-9邏輯函數(shù)F的卡諾圖

5.表達(dá)式→卡諾圖

已知邏輯函數(shù)的表達(dá)式，若要畫出函數(shù)的卡諾圖，則可以先將邏輯函數(shù)轉(zhuǎn)化為一般的與或表達(dá)式，再找出使每個(gè)與項(xiàng)等于1的取值組合，最后將卡諾圖中對(duì)應(yīng)這些組合的方格標(biāo)為1即可。

結(jié)果得到圖1-10所示的卡諾圖。圖1-10例1.25函數(shù)F的卡諾圖

6.卡諾圖→標(biāo)準(zhǔn)表達(dá)式

已知函數(shù)的卡諾圖時(shí)，也可以寫出函數(shù)的兩種標(biāo)準(zhǔn)表達(dá)式：標(biāo)準(zhǔn)與或表達(dá)式和標(biāo)準(zhǔn)或與表達(dá)式。

1)由卡諾圖求函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式

已知函數(shù)的卡諾圖，若要寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，則將卡諾圖中所有函數(shù)值為1的方格對(duì)應(yīng)的最小項(xiàng)相或即可。

【例1.26】

已知函數(shù)F的卡諾圖如圖1-11所示，寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式。圖1-11-例1.26函數(shù)F的卡諾圖

2)由卡諾圖求函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式

已知函數(shù)的卡諾圖，若要寫出函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式，則將卡諾圖中所有函數(shù)值為0的方格對(duì)應(yīng)的最大項(xiàng)相與即可。

【例1.27】

已知函數(shù)F的卡諾圖如圖1-12所示，寫出函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式。

圖1-12例1.27函數(shù)F的卡諾圖

1.5邏輯函數(shù)的化簡(jiǎn)

函數(shù)的最簡(jiǎn)與或表達(dá)式必須滿足的條件有：

(1)與項(xiàng)個(gè)數(shù)最少。

(2)與項(xiàng)中變量的個(gè)數(shù)最少。函數(shù)的最簡(jiǎn)或與表達(dá)式必須滿足的條件有：

(1)或項(xiàng)個(gè)數(shù)最少。

(2)或項(xiàng)中變量的個(gè)數(shù)最少。常見的化簡(jiǎn)方法有公式法和卡諾圖法兩種。

2.吸收法

利用公式A+AB=A吸收多余的與項(xiàng)。

【例1.29】

求函數(shù)F=(A+AB+ABC)(A+B+C)的最簡(jiǎn)與或表達(dá)式。

1.5.2卡諾圖法化簡(jiǎn)

1.用卡諾圖化簡(jiǎn)法求函數(shù)的最簡(jiǎn)與或表達(dá)式

1)卡諾圖的相鄰性

最小項(xiàng)的相鄰性定義：兩個(gè)最小項(xiàng)，如果只有一個(gè)變量的形式不同(在一個(gè)最小項(xiàng)中以原變量出現(xiàn)，在另一個(gè)最小項(xiàng)中以反變量出現(xiàn))，其余變量的形式都不變，則稱這兩個(gè)最小項(xiàng)是邏輯相鄰的。

卡諾圖的相鄰性判別：在卡諾圖的兩個(gè)方格中，如果只有一個(gè)變量的取值不同(在一個(gè)方格中取1，在另一個(gè)方格中取0)，其余變量的取值都不變，則這兩個(gè)方格對(duì)應(yīng)的最小項(xiàng)是邏輯相鄰的。

在卡諾圖中，由于變量取值按循環(huán)碼排列，使得幾何相鄰的方格對(duì)應(yīng)的最小項(xiàng)是邏輯相鄰的。具體而言就是：每一方格和上、下、左、右四邊緊靠它的方格相鄰；最上一行和最下一行對(duì)應(yīng)的方格相鄰；最左一列和最右一列對(duì)應(yīng)的方格相鄰；對(duì)折相重的方格相鄰。圖1-13畫出了卡諾圖中最小項(xiàng)相鄰的幾種情況。

圖1-13卡諾圖中最小項(xiàng)相鄰的幾種情況

2)卡諾圖化簡(jiǎn)法的一般規(guī)律

(1)兩個(gè)相鄰的1方格圈在一起，消去一個(gè)變量，如圖1-14所示。圖1-14兩個(gè)相鄰最小項(xiàng)的合并

(2)四個(gè)相鄰的1方格圈在一起，消去兩個(gè)變量，如圖1-15所示。圖1-15四個(gè)相鄰最小項(xiàng)的合并

(3)八個(gè)相鄰的1方格圈在一起，消去三個(gè)變量，如圖1-16所示。圖1-16八個(gè)相鄰最小項(xiàng)的合并

(4)2n

個(gè)相鄰的1方格圈在一起，消去n

個(gè)變量。

2n個(gè)相鄰的1方格對(duì)應(yīng)的

2n個(gè)最小項(xiàng)中，有n個(gè)變量的形式變化過，將它們相或時(shí)可以消去這n

個(gè)變量，只剩下不變的因子。

(5)如果卡諾圖中所有的方格都為1，將它們?nèi)υ谝黄?，結(jié)果為1。

3)卡諾圖化簡(jiǎn)法的步驟和原則

用卡諾圖化簡(jiǎn)法求函數(shù)最簡(jiǎn)與或表達(dá)式的一般步驟如下：

(1)畫出函數(shù)的卡諾圖。

(2)對(duì)相鄰最小項(xiàng)進(jìn)行分組合并。

(3)寫出最簡(jiǎn)與或表達(dá)式。

用卡諾圖化簡(jiǎn)法求函數(shù)最簡(jiǎn)與或表達(dá)式的原則如下：

(1)每個(gè)值為1的方格至少被圈一次。

(2)每個(gè)圈中至少有一個(gè)1方格是其余所有圈中不包含的。

(3)任一圈中都不能包含取值為0的方格。

(4)圈的個(gè)數(shù)越少越好。

(5)圈越大越好。圈越大，消去的變量越多，所得與項(xiàng)包含的因子就越少。

【例1.34】

用卡諾圖法化簡(jiǎn)函數(shù)F=∑m(0，1，2，5，6，7，8，10，11，12，13，15)，寫出其最簡(jiǎn)與或表達(dá)式。

解

畫出函數(shù)F的卡諾圖，如圖1-18所示。圖1-18例1.34函數(shù)F的卡諾圖

2.用卡諾圖化簡(jiǎn)法求函數(shù)的最簡(jiǎn)或與表達(dá)式

一般的步驟如下：

(1)畫出函數(shù)的卡諾圖。

(2)對(duì)相鄰的0方格對(duì)應(yīng)的最小項(xiàng)進(jìn)行分組合并，求反函數(shù)的最簡(jiǎn)與或表達(dá)式。

(3)對(duì)所得反函數(shù)的最簡(jiǎn)與或表達(dá)式取反，得函數(shù)的最簡(jiǎn)或與表達(dá)式。

圖1-19例1.35函數(shù)F的卡諾圖

然后對(duì)0方格進(jìn)行分組合并，得到的反函數(shù)的最簡(jiǎn)與或表達(dá)式如下：

最后對(duì)反函數(shù)取反，得到的函數(shù)的最簡(jiǎn)或與表達(dá)式如下：

1.5.3帶無關(guān)項(xiàng)邏輯函數(shù)的化簡(jiǎn)

1.邏輯函數(shù)中的無關(guān)項(xiàng)

在實(shí)際的邏輯關(guān)系中，有時(shí)會(huì)遇到這樣一種情況，即變量的某些取值組合是不會(huì)發(fā)生的，這種加給變量的限制稱為變量的約束，而這些不會(huì)發(fā)生的組合所對(duì)應(yīng)的最小項(xiàng)稱為約束項(xiàng)。顯然，對(duì)變量所有可能的取值，約束項(xiàng)的值都等于0。

對(duì)變量約束的具體描述叫作約束條件。

例如，AB+AC=0，∑(5，6，7)=0，∑d(5，6，7)等。

在真值表和卡諾圖中，約束一般記為“×”或“Φ”。

約束項(xiàng)和任意項(xiàng)統(tǒng)稱為無關(guān)項(xiàng)。

(2)卡諾圖法。畫出函數(shù)的卡諾圖，如圖1-20所示。圖1-20例1.36函數(shù)F的卡諾圖

【例1.37】求函數(shù)F的最簡(jiǎn)與或表達(dá)式：

解

畫出函數(shù)的卡諾圖，如圖1-21所示。圖1-21例1.37函數(shù)F的卡諾圖

3.帶任意項(xiàng)邏輯函數(shù)的化簡(jiǎn)

【例1.38】

已知真值表如表1-21所示，其中“×”表示函數(shù)值可以取0也可以取1，求最簡(jiǎn)與或表達(dá)式。

解

根據(jù)真值表畫出的卡諾圖如圖1-22所示。圖1-22例1.38函數(shù)F的卡諾圖

由卡諾圖可見，編號(hào)3的方格被圈上，相當(dāng)于此處的×取1；編號(hào)7的方格沒被圈上，相當(dāng)于此處的×取0。

因此，函數(shù)的最簡(jiǎn)與或表達(dá)式為

表1-22為函數(shù)F的真值表。第2章組合邏輯電路2.1集成門電路2.2組合邏輯電路2.3組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)

2.1集

成

門

電

路

2.1.1TTL門電路

TTL門電路由雙極型三極管構(gòu)成，它的特點(diǎn)是速度快、抗靜電能力強(qiáng)、集成度低、功耗大，目前廣泛應(yīng)用于中、小規(guī)模集成電路中。

54系列和74系列具有相同的子系列，兩個(gè)系列的參數(shù)基本相同，主要在電源電壓范圍和工作環(huán)境溫度范圍上有所不同，54系列適應(yīng)的范圍更大些，如表2-1所示。不同子系列在速度、功耗等參數(shù)上有所不同。TTL門電路采用5V電源供電。

2.1.2CMOS門電路

CMOS門電路由場(chǎng)效應(yīng)管構(gòu)成，它的特點(diǎn)是集成度高、功耗低、速度慢、抗靜電能力差。雖然TTL門電路由于速度快和更多類型選擇而流行多年，但CMOS門電路具有功耗低、集成度高的優(yōu)點(diǎn)，而且其速度已經(jīng)獲得了很大的提高，目前已可與TTL門電路相媲美。

2.1.3數(shù)字集成電路的品種類型

每個(gè)系列的數(shù)字集成電路都有很多不同的品種類型，用不同的代碼表示，例如：

具有相同品種類型代碼的邏輯電路，不管屬于哪個(gè)系列，它們的邏輯功能都相同，引腳也兼容。例如，7400、74LS00、74ALS00、74HC00、74AHC00都是引腳兼容的4路2輸入與非門封裝，引腳排列和邏輯電路圖如圖2-1所示。

圖2-14路2輸入與非門引腳排列和邏輯電路圖

2.1.4數(shù)字集成電路的性能參數(shù)和使用

1.數(shù)字集成電路的性能參數(shù)

數(shù)字集成電路的性能參數(shù)主要包括：直流電源電壓、輸入/輸出邏輯電平、扇出系數(shù)、傳輸延時(shí)、功耗等。

1)直流電源電壓

一般TTL門電路的直流電源電壓為5V，最低4.5V，最高5.5V。CMOS門電路的直流電源電壓有5V和3.3V兩種。CMOS門電路的一個(gè)優(yōu)點(diǎn)是電源電壓的變化范圍比TTL門電路大，如5VCMOS門電路當(dāng)其電源電壓在2~6V范圍內(nèi)時(shí)能正常工作，3.3VCMOS門電路當(dāng)其電源電壓在2~3.6V范圍內(nèi)時(shí)能正常工作。

2)輸入/輸出邏輯電平

數(shù)字集成電路有如下四個(gè)不同的輸入/輸出邏輯電平參數(shù)：

低電平輸入電壓UIL：能被輸入端確認(rèn)為低電平的電壓范圍。

高電平輸入電壓UIH：能被輸入端確認(rèn)為高電平的電壓范圍。

低電平輸出電壓UOL：正常工作時(shí)低電平輸出的電壓范圍。

高電平輸出電壓UOH：正常工作時(shí)高電平輸出的電壓范圍。

圖2-2和圖2-3分別給出了TTL門電路和CMOS門電路的輸入/輸出邏輯電平。圖2-2-標(biāo)準(zhǔn)TTL門電路的輸入/輸出邏輯電平

圖2-3CMOS門電路的輸入/輸出邏輯電平

3)扇出系數(shù)

扇出系數(shù)指在正常工作范圍內(nèi)，一個(gè)門電路的輸出端能夠連接同一系列門電路輸入端的最大數(shù)目。扇出系數(shù)越大，門電路的帶負(fù)載能力就越強(qiáng)。一般來說，CMOS門電路的扇出系數(shù)比較高。扇出系數(shù)的計(jì)算公式為

其中，IOH為高電平輸出電流；IIH

為高電平輸入電流；IOL為低電平輸出電流；IIL為低電平輸入電流。

例如，從74LS00與非門的參數(shù)表中可以查到：

因此：

這說明一個(gè)74LS00與非門的輸出端最多能夠連接20個(gè)74LS系列門電路(不一定是與非門)的輸入端，如圖2-4所示。

圖2-474LS系列門電路的扇出系數(shù)和帶負(fù)載能力

4)傳輸延時(shí)(tP)

傳輸延時(shí)(tP)指輸入變化引起輸出變化所需的時(shí)間，它是衡量邏輯電路工作速度的重要指標(biāo)。傳輸延時(shí)越短，工作速度越快，工作頻率越高。tPHL指輸出由高電平變?yōu)榈碗娖綍r(shí)，輸入脈沖的指定參考點(diǎn)(一般為中點(diǎn))到輸出脈沖的相應(yīng)指定參考點(diǎn)的時(shí)間。tPLH指輸出由低電平變?yōu)楦唠娖綍r(shí)，輸入脈沖的指定參考點(diǎn)到輸出脈沖的相應(yīng)指定參考點(diǎn)的時(shí)間。

5)功耗(PD)

邏輯電路的功耗(PD)定義為直流電源電壓和電源平均電流的乘積。一般情況下，門電路輸出為低電平時(shí)的電源電流ICCL比門電路輸出為高電平時(shí)的電源電流ICCH

大。CMOS門電路的功耗較低，而且與工作頻率有關(guān)(頻率越高功耗越大)；TTL門電路的功耗較高，基本與工作頻率無關(guān)。

2.數(shù)字集成電路的使用

1)類型選擇

設(shè)計(jì)一個(gè)復(fù)雜的數(shù)字系統(tǒng)時(shí)，往往需要用到大量的門電路，應(yīng)根據(jù)各個(gè)部分的性能要求選擇合適的門電路，以使系統(tǒng)達(dá)到經(jīng)濟(jì)、穩(wěn)定、可靠且性能優(yōu)良。在優(yōu)先考慮功耗，對(duì)速度要求不高的情況下，可選用CMOS門電路；當(dāng)要求很高速度時(shí)，可選用ECL門電路。由于TTL門電路速度較高、功耗適中、使用普遍，所以在無特殊要求的情況下，可選用TTL門電路。表2-2給出了常用的TTL、ECL、CMOS門電路的主要性能參數(shù)比較。

2)TTL門電路和CMOS門電路的連接

我們知道，TTL門電路和CMOS門電路是兩種不同類型的電路，它們的參數(shù)并不完全相同。因此，在一個(gè)數(shù)字系統(tǒng)中，如果同時(shí)使用TTL門電路和CMOS門電路，為了保證系統(tǒng)能夠正常工作，必須考慮兩者之間的連接問題，應(yīng)滿足下列條件：

如果不滿足上述條件，必須增加接口電路。常用的方法有增加上拉電阻、采用專用接口電路、驅(qū)動(dòng)門并接等。例如，若不滿足UOH(min)(驅(qū)動(dòng)門)>UIH(min)(負(fù)載門)，則可在驅(qū)動(dòng)門的輸出端接上上拉電阻，如圖2-5所示。圖2-5TTL驅(qū)動(dòng)門與CMOS負(fù)載門的連接

2.2組合邏輯電路

2.2.1組合邏輯電路的特點(diǎn)邏輯電路可以分為兩大類：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路是比較簡(jiǎn)單的一類邏輯電路，它具有以下特點(diǎn)：

(1)從電路結(jié)構(gòu)上看，不存在反饋，不包含記憶元件。

(2)從邏輯功能上看，任一時(shí)刻的輸出僅僅與該時(shí)刻的輸入有關(guān)，與該時(shí)刻之前電路的狀態(tài)無關(guān)。

組合邏輯電路可用圖2-6表示。圖2-6組合邏輯電路框圖

輸入/輸出表達(dá)式描述為

描述組合邏輯電路的常用方法有：邏輯表達(dá)式、真值表、卡諾圖、邏輯電路圖(有時(shí)亦簡(jiǎn)稱為邏輯圖)等。

2.2.2組合邏輯電路的分析

1.輸入不變情況下組合邏輯電路的分析

分析組合邏輯電路一般是根據(jù)給出的邏輯電路圖，總結(jié)出它的邏輯功能。當(dāng)輸入不變時(shí)，具體的步驟通常如下：

(1)根據(jù)邏輯電路圖，寫出邏輯表達(dá)式。

(2)利用所得到的邏輯表達(dá)式，列出真值表，畫出卡諾圖。

(3)總結(jié)出電路的邏輯功能。

【例2.1】

分析圖2-7所示的邏輯電路。圖2-7例2.1的邏輯電路

解

由圖2-7可以寫出如下的邏輯表達(dá)式：

利用上面的邏輯表達(dá)式，列出表2-3所示的真值表并畫

出圖2-8所示的卡諾圖。

從真值表可以看出，當(dāng)輸入變量A、B、C中有兩個(gè)或兩個(gè)以上為1時(shí)，輸出Z為1，否則，輸出Z為0。此電路是一個(gè)多數(shù)表決電路。

圖2-8例2.1的卡諾圖

2.輸入為脈沖情況下組合邏輯電路的分析

【例2.2】

畫出圖2-9(a)所示邏輯電路的輸出波形。電路的輸入波形如圖2-9(b)所示。

解

逐個(gè)畫出各個(gè)門電路的輸出波形，最后畫出邏輯電路的輸出波形，如圖2-9(c)所示。

圖2-9例2.2的邏輯電路及其波形

【例2.3】

畫出圖2-10(a)所示邏輯電路的輸出波形。電路的輸入波形如圖2-10(b)所示。

解

從圖2-10(a)可以寫出電路輸出的邏輯表達(dá)式如下：

從表達(dá)式可以得到，當(dāng)A、B、C同時(shí)為0或D為1時(shí)，輸出Z為1，否則，Z為0。邏輯電路的輸出波形如圖2-10(c)所示。

圖2-10例2.3的邏輯電路及其波形

2.2.3組合邏輯電路的設(shè)計(jì)

設(shè)計(jì)組合邏輯電路，就是根據(jù)給定的邏輯功能要求，求出邏輯函數(shù)表達(dá)式，然后用邏輯器件去實(shí)現(xiàn)此邏輯函數(shù)。實(shí)現(xiàn)組合邏輯電路所用的邏輯器件可分為三大類：基本門電路、MSI組合電路模塊和可編程邏輯器件。

1.用基本門電路設(shè)計(jì)組合邏輯電路

用基本門電路設(shè)計(jì)和實(shí)現(xiàn)組合邏輯電路的一般步驟如下：

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求邏輯函數(shù)的最簡(jiǎn)表達(dá)式。

(4)用基本門電路實(shí)現(xiàn)所得函數(shù)。

【例2.4】

設(shè)計(jì)一個(gè)有三個(gè)輸入、一個(gè)輸出的組合邏輯電路，輸入為二進(jìn)制數(shù)。當(dāng)輸入的二進(jìn)制數(shù)能被3整除時(shí)，輸出為1，否則輸出為0。

解

設(shè)輸入變量為A、B、C，輸出變量為Z。根據(jù)邏輯功能要求，列出的電路真值表如表2－4所示，畫出的卡諾圖如圖2-11所示。由卡諾圖得到的輸出Z的表達(dá)式如下：

根據(jù)上面表達(dá)式可以得到如圖2-12(a)、(b)所示的兩種不同實(shí)現(xiàn)。

圖2-11例2.4的卡諾圖

圖2-12-例2.4的邏輯電路圖

2.用與非門設(shè)計(jì)組合邏輯電路

我們知道，與、或、非是最基本的三種邏輯運(yùn)算，任何一個(gè)邏輯函數(shù)都可以用這三種運(yùn)算的組合來表示。也就是說，任何一個(gè)邏輯函數(shù)都可以用與門、或門、非門這三種門電路來實(shí)現(xiàn)。利用與非門，通過簡(jiǎn)單的連接轉(zhuǎn)換，可以很容易地構(gòu)造出與門、或門和非門，如圖2-13所示。

圖2-13用與非門構(gòu)造與門、或門和非門

用與非門設(shè)計(jì)和實(shí)現(xiàn)組合邏輯電路的一般步驟如下：

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求出邏輯函數(shù)的最簡(jiǎn)與或表達(dá)式。

(4)通過兩次求反，利用摩根定律將最簡(jiǎn)與或表達(dá)式轉(zhuǎn)換為與非—與非表達(dá)式。

(5)用與非門實(shí)現(xiàn)所得函數(shù)。

【例2.5】

設(shè)計(jì)一個(gè)組合邏輯電路，輸入是4位二進(jìn)制數(shù)ABCD，當(dāng)輸入大于等于9而小于等于14時(shí)輸出Z為1，否則輸出Z為0。用與非門實(shí)現(xiàn)電路。

解

本電路有四個(gè)輸入變量A、B、C、D和一個(gè)輸出變量Z。根據(jù)邏輯功能的要求，可以列出如表2-5所示的真值表，再畫出如圖2-14所示的卡諾圖。

圖2-14例2.5的卡諾圖

由卡諾圖可以得到輸出Z的最簡(jiǎn)與或表達(dá)式為

轉(zhuǎn)換為與非—與非表達(dá)式為

根據(jù)上面與非—與非表達(dá)式可以畫出僅用與非門實(shí)現(xiàn)的邏輯電路圖，如圖2-15所示。

圖2-15例2.5的邏輯電路圖

3.用或非門設(shè)計(jì)組合邏輯電路

同與非門一樣，利用或非門，通過簡(jiǎn)單的連接轉(zhuǎn)換，也可以很容易地構(gòu)造出與門、或門和非門，如圖2-16所示。因此，任何一個(gè)邏輯函數(shù)也都可以用或非門來實(shí)現(xiàn)。

圖2-16用或非門構(gòu)造與門、或門和非門

用或非門設(shè)計(jì)和實(shí)現(xiàn)組合邏輯電路的一般步驟如下：

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求出邏輯函數(shù)的最簡(jiǎn)或與表達(dá)式。

(4)通過兩次求反，利用摩根定律將最簡(jiǎn)或與表達(dá)式轉(zhuǎn)換為或非—或非表達(dá)式。

(5)用或非門實(shí)現(xiàn)所得函數(shù)。