FPGA應(yīng)用開(kāi)發(fā)知到智慧樹(shù)章節(jié)測(cè)試課后答案2024年秋上海電力大學(xué)

FPGA應(yīng)用開(kāi)發(fā)知到智慧樹(shù)章節(jié)測(cè)試課后答案2024年秋上海電力大學(xué)第一章單元測(cè)試

VerilogHDL的抽象分層建模方式可劃分為系統(tǒng)級(jí)和算法級(jí)建模方式、寄存器級(jí)建模方式、邏輯門(mén)級(jí)建模方式和晶體管開(kāi)關(guān)級(jí)建模方式。（）

A:對(duì)B:錯(cuò)

答案:對(duì)VerilogHDL是唯一一種硬件描述語(yǔ)言。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)以下哪些屬于可編程邏輯器件（）

A:GAL

B:PAL

C:FPGA

D:CPLD

答案:GAL

；PAL

；FPGA

；CPLD

以下哪些是FPGA和CPLD的相似點(diǎn)（）

A:器件密度可達(dá)到上千萬(wàn)門(mén)

B:采用SRAM工藝

C:可編程邏輯器件

D:可采用VerilogHDL進(jìn)行電路設(shè)計(jì)

答案:可編程邏輯器件

；可采用VerilogHDL進(jìn)行電路設(shè)計(jì)

以下哪些是SOPC的基本特征（）

A:至少包含一個(gè)嵌入式處理器內(nèi)核

B:單芯片

C:可能包含部分模擬電路

D:低功耗

答案:至少包含一個(gè)嵌入式處理器內(nèi)核

；單芯片

；可能包含部分模擬電路

；低功耗

第二章單元測(cè)試

如果線(xiàn)網(wǎng)類(lèi)型變量說(shuō)明后未賦值，起始缺省值是()

A:1

B:z

C:x

D:0

答案:z

reg[7:0]mema[255:0]正確的賦值是()

A:4’bxx11

B:8’d0;

C:4’bzz11

D:mema[5]=3’d0,

答案:mema[5]=3’d0,

“a=4`b11001,b=4’bx110”選擇正確的運(yùn)算結(jié)果（）

A:b&a=x

B:b&&a=x

C:a&b=0

D:a&&b=1;

答案:a&&b=1;

下列標(biāo)識(shí)符中，（）是合法的標(biāo)識(shí)符。

A:_date

B:$finish

C:8_sum

D:adder8#

答案:_date

下列語(yǔ)句中，不屬于并行語(yǔ)句的是（）。

A:過(guò)程語(yǔ)句

B:assign語(yǔ)句

C:case語(yǔ)句

D:元件例化語(yǔ)句

答案:case語(yǔ)句

第三章單元測(cè)試

阻塞性賦值符號(hào)為＜=，非阻塞性賦值符號(hào)為=。()

A:對(duì)B:錯(cuò)

答案:錯(cuò)某一純組合電路輸入為in1,in2和in3,輸出為out,則該電路描述中always的事件表達(dá)式應(yīng)寫(xiě)為always@(in1,in2,in3);（）

A:對(duì)B:錯(cuò)

答案:對(duì)若某一時(shí)序電路由時(shí)鐘clk信號(hào)上升沿觸發(fā),同步高電平復(fù)位信號(hào)rst清零,該電路描述中always的事件表達(dá)是應(yīng)該寫(xiě)為always@(posedgeclkorrst)。()

A:錯(cuò)B:對(duì)

答案:錯(cuò)VerilogHDL中內(nèi)置了12種類(lèi)型的基本門(mén)級(jí)元件模型。（）

A:錯(cuò)B:對(duì)

答案:對(duì)bufif0是VerilogHDL中內(nèi)置的基本門(mén)級(jí)元件：控制信號(hào)高電平有效的三態(tài)緩沖器。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第四章單元測(cè)試

狀態(tài)機(jī)常用狀態(tài)編碼有順序編碼、格雷碼和獨(dú)熱碼三種。（）

A:對(duì)B:錯(cuò)

答案:對(duì)電路輸出與電路輸入有關(guān)的有限狀態(tài)機(jī)電路被稱(chēng)為moore機(jī)。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)采用有限狀態(tài)機(jī)設(shè)計(jì)，易于構(gòu)成性能良好的同步時(shí)序邏輯，有利于消除大規(guī)模邏輯電路中常見(jiàn)的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。（）

A:對(duì)B:錯(cuò)

答案:對(duì)有限狀態(tài)機(jī)的代碼可采用一段式、二段式和三段式描述方法。（）

A:錯(cuò)B:對(duì)

答案:對(duì)有限狀態(tài)機(jī)的三段式描述指包含三個(gè)always模塊。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第五章單元測(cè)試

評(píng)價(jià)Verilog代碼的優(yōu)劣不在于代碼段的整潔簡(jiǎn)短，而在于代碼是否能由綜合工具流暢合理地轉(zhuǎn)換成速度快和面積小的硬件形式。（）

A:對(duì)B:錯(cuò)

答案:對(duì)異步設(shè)計(jì)非常容易產(chǎn)生毛刺現(xiàn)象和亞穩(wěn)態(tài)。（）

A:對(duì)B:錯(cuò)

答案:對(duì)使用雙斜杠進(jìn)行的注釋行以分號(hào)結(jié)束；使用/**/進(jìn)行的注釋?zhuān)?*和*/各占用一行，并且頂頭。（）

A:錯(cuò)B:對(duì)

答案:對(duì)相同功能的電路采用的代碼風(fēng)格不同，最終綜合后的RTL電路結(jié)構(gòu)依然是相同的。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)以下信號(hào)名中，最具可讀性的是（）

A:addr11

B:add1

C:addr_count

D:addr_1

答案:addr_count

第六章單元測(cè)試

Testbench的主要功能是（）

A:復(fù)雜設(shè)計(jì)可以使用EDA工具，或者通過(guò)用戶(hù)接口自動(dòng)比較仿真結(jié)果與理想值，實(shí)現(xiàn)結(jié)果的自動(dòng)檢查。

B:正確例化設(shè)計(jì)電路；

C:將仿真數(shù)據(jù)顯示在終端或存為文件，也可以顯示在波形窗口中以供分析檢查；

D:為設(shè)計(jì)電路提供激勵(lì)信號(hào)；

答案:復(fù)雜設(shè)計(jì)可以使用EDA工具，或者通過(guò)用戶(hù)接口自動(dòng)比較仿真結(jié)果與理想值，實(shí)現(xiàn)結(jié)果的自動(dòng)檢查。

；正確例化設(shè)計(jì)電路；

；將仿真數(shù)據(jù)顯示在終端或存為文件，也可以顯示在波形窗口中以供分析檢查；

；為設(shè)計(jì)電路提供激勵(lì)信號(hào)；

以下哪些系統(tǒng)任務(wù)實(shí)現(xiàn)文本輸出（）

A:$display；

B:$monitor。

C:$write；

D:$strobe；

答案:$display；

；$monitor。

；$write；

；$strobe；

以下哪些系統(tǒng)函數(shù)實(shí)現(xiàn)讀取當(dāng)前仿真時(shí)間（）

A:$time；

B:$realtime；

C:$htime。

D:$stime；

答案:$time；

；$realtime；

；$stime；

系統(tǒng)函數(shù)和任務(wù)一般以符號(hào)#開(kāi)頭。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)$write與$display相同，不同的是不會(huì)自動(dòng)換行.（）

A:對(duì)B:錯(cuò)

答案:對(duì)

第七章單元測(cè)試

Altera公司的QuartusII和公司的ModelSim是兩種目前世界上比較流行和實(shí)用的EDA工具軟件。（）

A:錯(cuò)B:對(duì)

答案:對(duì)QuartusII可以采用文本輸入法和圖形輸入法進(jìn)行電路設(shè)計(jì)。（）

A:錯(cuò)B:對(duì)

答案:對(duì)根據(jù)下面的程序，

always@(posedgeclk)

begin

q0＜=~q2;

q1＜=q0;

q2＜=q1;

end畫(huà)出綜合出來(lái)的電路圖如圖所示。

（）

A:錯(cuò)B:對(duì)

答案:對(duì)分析下列程序，得到10時(shí)刻執(zhí)行結(jié)果a=1，15時(shí)刻b=1，20時(shí)刻c=1。

initial

fork

#10a=1;

#15b=1;

begin

#20c=1

#10d=1;

end

#25e=1;

Join

（）

A:錯(cuò)B:對(duì)

答案:對(duì)選擇下面兩段代碼正確的一個(gè)。（）

A:

moduleexample(o1,o2,a,b,c,d);

inputa,b,c,d;

outputo1,o2;

regc,d,o2;

andu1(o2,c,d);

always@(aorb)

if(a)o1=b;elseo1=0;

endmodule

B:

moduleexample(o1,o2,a,b,c,d);

inputa,b,c,d;

outputo1,o2;

rego1;

andu1(o2,c,d);

always@(aorb)

if(a)o1=b;elseo1=0;

endmodule