EDA技術(shù)與應(yīng)用知到智慧樹章節(jié)測(cè)試課后答案2024年秋山東科技大學(xué)

EDA技術(shù)與應(yīng)用知到智慧樹章節(jié)測(cè)試課后答案2024年秋山東科技大學(xué)第一章單元測(cè)試

硬件描述語言主要有哪些？（）

A:SystemVerilog

B:Verilog

C:VHDL

D:AHDL

答案:SystemVerilog

；Verilog

；VHDL

；AHDL

第二章單元測(cè)試

下列不屬于VerilogHDL算數(shù)運(yùn)算符的是（）

A:=

B:%

C:+

D:-

答案:=

在verilog語言中，a=4b'1011，那么&a=（）

A:4b'1111

B:1b'0

C:1b'1

D:4b'1011

答案:1b'0

5’b10011＞＞2等于（）

A:7’b0010011

B:5’b00100

C:7’b0011100

D:5’b11100

答案:5’b00100

{4{a}}等于（）

A:{a:a:a:a}

B:{a,a,a,a}

C:{a}

D:{a;a;a;a}

答案:{a,a,a,a}

下列關(guān)于阻塞賦值運(yùn)算（如b=a;）說法錯(cuò)誤的是（）

A:在“always”模塊中的reg型信號(hào)都采用此賦值方式

B:賦值語句執(zhí)行完后，塊才結(jié)束

C:在沿觸發(fā)的always塊中使用時(shí)，綜合后可能會(huì)產(chǎn)生意想不到的結(jié)果

D:b的值在賦值語句執(zhí)行完后立刻就改變的

答案:在“always”模塊中的reg型信號(hào)都采用此賦值方式

第三章單元測(cè)試

假設(shè)design為TOP.v，頂層模塊名為TOP；TestBench為TOP_TB.v，頂層模塊名為TOP_TB，則完整寫出Modelsim仿真該設(shè)計(jì)所用命令為vlibmywork（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)常見的數(shù)字仿真器有（）

A:IUS

B:Modelsim

C:Iverilog

D:VCS

答案:IUS

；Modelsim

；Iverilog

；VCS

Modelsim中，為禁用其優(yōu)化，可以在命令行上添加-novopt選項(xiàng)。（）

A:對(duì)B:錯(cuò)

答案:對(duì)vsim仿真時(shí)，是從物理庫開始查找模塊。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)目前modelsim可以在包含中文的路徑中正常執(zhí)行。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

第四章單元測(cè)試

EPF10K20TC144-4具有（）個(gè)管腳

A:不確定

B:15

C:144

D:84

答案:144

FPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。（）

A:對(duì)B:錯(cuò)

答案:對(duì)FPGA基于SRAM結(jié)構(gòu)，每次上電后需要一次配置。（）

A:對(duì)B:錯(cuò)

答案:對(duì)大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過（）實(shí)現(xiàn)其邏輯功能。

A:可編程乘積項(xiàng)邏輯

B:輸入緩沖

C:查找表（LUT）

D:輸出緩沖

答案:查找表（LUT）

CPLD的可編程是主要基于什么結(jié)構(gòu)（）。

A:查找表（LUT）

B:ROM可編程

C:PAL可編程

D:與或陣列可編程

答案:與或陣列可編程

第五章單元測(cè)試

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）

A:其余都對(duì)

B:軟IP

C:硬IP

D:固IP

答案:軟IP

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

A:綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。

B:綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

C:綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。

D:為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。

答案:綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→（）→綜合→適配→時(shí)序仿真→編程下載→硬件測(cè)試。

A:配置

B:邏輯綜合

C:時(shí)序仿真

D:功能仿真

答案:功能仿真

（）是EDA設(shè)計(jì)流程的關(guān)鍵步驟。

A:適配B:測(cè)試C:設(shè)計(jì)輸入D:綜合

答案:綜合

在EDA中，IP的中文含義是（）

A:在系統(tǒng)編程

B:沒有特定意義

C:知識(shí)產(chǎn)權(quán)核

D:網(wǎng)絡(luò)供應(yīng)商

答案:知識(shí)產(chǎn)權(quán)核

第六章單元測(cè)試

仿真中，下述clk信號(hào)值變化，將觸發(fā)上升沿事件的有：（）。

A:XZ

B:Z1

C:01

D:0Z

答案:Z1

；01

；0Z

由nand門可構(gòu)建出所有數(shù)字邏輯。（）

A:錯(cuò)B:對(duì)

答案:對(duì)Latch是邊沿敏感，DFF是電平敏感。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)always@()語法中，敏感列表不完整，可能導(dǎo)致仿真與綜合結(jié)果不一致。（）

A:錯(cuò)B:對(duì)

答案:對(duì)DFF是Verilog語言的內(nèi)建原語，可以直接例化使用。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

第七章單元測(cè)試

關(guān)于TestBench的描述，錯(cuò)誤的是（）

A:TestBench功能包括為待測(cè)電路的輸入產(chǎn)生激勵(lì)

B:TestBench既可以用來驗(yàn)證電路的功能，也可以用來驗(yàn)證電路的時(shí)序

C:TestBench可以不含驗(yàn)證待測(cè)電路輸出信號(hào)正確性的功能

D:TestBench使用硬件描述語言進(jìn)行編寫，可被綜合成硬件電路

答案:TestBench使用硬件描述語言進(jìn)行編寫，可被綜合成硬件電路

關(guān)于系統(tǒng)任務(wù)的說法，錯(cuò)誤的是（）

A:$write用來將輸出信息打印到文件中

B:$monitor可用來監(jiān)控信號(hào)的變化

C:$display可用來輸出信號(hào)的即時(shí)數(shù)值

D:$strobe用來顯示信號(hào)在當(dāng)前時(shí)間槽的穩(wěn)定值

答案:$write用來將輸出信息打印到文件中

vcd、fsdb、wlf等格式的文件都是波形文件。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)關(guān)于函數(shù)與任務(wù)，描述錯(cuò)誤的是（）

A:函數(shù)可以嵌套調(diào)用函數(shù)，而任務(wù)不能嵌套調(diào)用任務(wù)

B:函數(shù)定義時(shí)不能包含輸出信號(hào)

C:函數(shù)的定義中，不能包含任何時(shí)間控制類的語句

D:任務(wù)只能在過程語句中被調(diào)用，不能作為賦值的結(jié)果

答案:函數(shù)可以嵌套調(diào)用函數(shù)，而任務(wù)不能嵌套調(diào)用任務(wù)

可以使用defpara或者parameter語句將某一變量定義為參數(shù)。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第八章單元測(cè)試

下面關(guān)于有限狀態(tài)機(jī)的說法，錯(cuò)誤的是（）

A:moore型有限狀態(tài)機(jī)的輸入至少需要一個(gè)時(shí)鐘周期才影響輸出

B:有限狀態(tài)機(jī)只能是moore型有限狀態(tài)機(jī)或者mealy型有限狀態(tài)機(jī)中的一種

C:有限狀態(tài)機(jī)可以與狀態(tài)轉(zhuǎn)移圖相互轉(zhuǎn)換

D:mealy型有限狀態(tài)機(jī)的輸出信號(hào)與當(dāng)前時(shí)刻的輸入有關(guān)

答案:有限狀態(tài)機(jī)只能是moore型有限狀態(tài)機(jī)或者mealy型有限狀態(tài)機(jī)中的一種

獨(dú)熱碼狀態(tài)編碼方式消耗更多位的寄存器資源，更易產(chǎn)生電路毛刺，使應(yīng)盡量避免使用。（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)對(duì)于狀態(tài)較多的有限狀態(tài)機(jī)，使用格雷碼編碼方式相對(duì)二進(jìn)制編碼方式可能會(huì)消耗更少的寄存器資源。（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)關(guān)于有限狀態(tài)機(jī)三段式描述方法與二段式描述方法的區(qū)別，錯(cuò)誤的（）

A:三段式描述相對(duì)二段式描述方法，可以具有更快的輸出速度

B:三段式描述方法將次態(tài)判斷與輸出邏輯進(jìn)行了分離

C:三段式描述方法實(shí)在二段式描述方法的基礎(chǔ)上增加了部分代碼

D:三段式描述方法與有限狀態(tài)機(jī)的邏輯抽象形式一致

答案:三段式描述方法實(shí)在二段式描述方法的基礎(chǔ)上增加了部分代碼

下面哪一項(xiàng)不是狀態(tài)轉(zhuǎn)移圖的組成元素（）

A:狀態(tài)名稱

B:狀態(tài)位置

C:轉(zhuǎn)移方向

D:信號(hào)位寬

答案:信號(hào)位寬

第九章單元測(cè)試

下面的代碼不會(huì)生成多余的鎖存器。

moduletest(out1,a,b,c,sel);

inputa,b,c;

outputout1;

input[1:0]sel;

regout1;

always@(aorborcorsel)begin

if(sel==2'b10)out1=a;

elseif(sel==2'b01)out1=b;

elseif(sel==2'b11)out1=c;

end

endmodule

（）

A:對(duì)B:錯(cuò)

答案:錯(cuò)下面的代碼不存在RTL與綜合后門級(jí)網(wǎng)表仿真不一致問題。

modulecompare(equal,a,b);

parametersize=1;

outputequal;

input[size-1:0]a,b;

regequal;

always@(*)

begin

equal=(a==b);

end

endmodule

（）

A:對(duì)B:錯(cuò)

答案:對(duì)下面的代碼，會(huì)生成級(jí)聯(lián)電路。

moduletest(SEL,A,B,C,