數(shù)電第4版 課件 第9章課件 2高密度可編程邏輯器件

9.2可編程邏輯器件9.2.1可編程邏輯陣列PLA9.2.2可編程陣列邏輯PAL9.2.3復(fù)雜可編程邏輯器件CPLD9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA內(nèi)容提要9.2.3復(fù)雜可編程邏輯器件CPLD復(fù)雜可編程邏輯器件（ComplexProgrammableLogicDevice，CPLD）：基于乘積項(xiàng)技術(shù)、E2PROM工藝的可編程邏輯器件；現(xiàn)場(chǎng)可編程門陣列（FieldProgrammableGateArray，F(xiàn)PGA）：基于查找表技術(shù)、SRAM工藝，要外掛配置用的FlashROM的可編程邏輯器件。高密度可編程邏輯器件主要有兩類：

CPLD由邏輯陣列塊LAB、可編程內(nèi)連陣列、I/O單元組成。9.2.3復(fù)雜可編程邏輯器件CPLD宏單元I/O單元與或陣列來自PIA異或門全局清零全局時(shí)鐘送到PIA來自PIA送到PIA每一個(gè)宏單元相當(dāng)于一片簡(jiǎn)單可編程邏輯器件。思考：圖中的M表示什么？9.2.3復(fù)雜可編程邏輯器件CPLD需要３個(gè)宏單元【例9.2-3】串行數(shù)據(jù)檢測(cè)電路（檢測(cè)011的摩爾型狀態(tài)機(jī)）的CPLD實(shí)現(xiàn)。9.2.3復(fù)雜可編程邏輯器件CPLD思考：通過這個(gè)例子，進(jìn)一步體會(huì)一下CPLD的優(yōu)缺點(diǎn)。觸發(fā)器被旁路9.2.4現(xiàn)場(chǎng)可編程門陣列FPGAFPGA的通用結(jié)構(gòu)LE是FPGA實(shí)現(xiàn)有效邏輯功能的最小單元，用于實(shí)現(xiàn)組合邏輯電路和時(shí)序邏輯電路。查找表（Lookuptable）邏輯陣列塊是由邏輯單元LE構(gòu)成的。9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA2輸入LUT結(jié)構(gòu)，它具有兩個(gè)輸入A1和A0，以及一個(gè)輸出F，能夠?qū)崿F(xiàn)任意二變量邏輯函數(shù)。2輸入LUT能夠?qū)崿F(xiàn)任意二變量邏輯函數(shù)。4×1的SRAM9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA

【例9.2-4】采用2輸入LUT實(shí)現(xiàn)邏輯函數(shù)。思考：可編程開關(guān)是如何實(shí)現(xiàn)的？9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA4輸入LUT9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA【例9.2-5】用4變量LUT實(shí)現(xiàn)如圖所示的組合邏輯電路。ABCDFABCDF000001000000010100100010010100001111011101000110010101011011011001110101111111119.2.4現(xiàn)場(chǎng)可編程門陣列FPGAFPGA在正常模式（NormalMode）LE邏輯圖一個(gè)LE可以同時(shí)實(shí)現(xiàn)組合和時(shí)序電路。9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA【例9.2-6】如果要實(shí)現(xiàn)一個(gè)3線-8線譯碼器，需要多少個(gè)邏輯單元。

3線-8線譯碼器有3個(gè)輸入和8個(gè)輸出，含有8個(gè)邏輯表達(dá)式。每個(gè)邏輯函數(shù)表達(dá)式需要一個(gè)LUT，因此，實(shí)現(xiàn)一個(gè)3線-8線譯碼器需要8個(gè)LUT。每個(gè)邏輯單元只含有一個(gè)LUT，所以，總共需要8個(gè)邏輯單元。

如果用門電路實(shí)現(xiàn)，3線-8線譯碼器只需要8個(gè)與非門和3個(gè)反相器，可見，用基于LUT的FPGA來實(shí)現(xiàn)3線-8線譯碼器代價(jià)是很高的。9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA可編程I/O單元（I/OElement）9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA【例9.2-7】如何FPGA實(shí)現(xiàn)RC多諧振蕩器？用CMOS門電路實(shí)現(xiàn)的RC振蕩器利用IO單元中的緩沖器可以進(jìn)一步簡(jiǎn)化電路。9.2.4現(xiàn)場(chǎng)可編程門陣列FPGA由FPGA實(shí)現(xiàn)的RC多諧振蕩器實(shí)物圖和工作波形RC多諧振蕩器輸出方波的頻率與電容的大小成反比。如果在FPGA內(nèi)部再增加一個(gè)數(shù)字頻率計(jì)，通過測(cè)量CLK的頻率來計(jì)算得到電容的值，就可以得到一個(gè)測(cè)量電容的設(shè)計(jì)方案。9.2.4現(xiàn)場(chǎng)可編程門陣列FPGAFPGA內(nèi)部常用的資源還有：鎖相環(huán)(PLL)嵌入式存儲(chǔ)器嵌入式存儲(chǔ)器塊可以構(gòu)成單口RAM、簡(jiǎn)單雙口RAM、真正雙口RAM、ROM和FIFO。嵌入式存儲(chǔ)器塊可以配置成不同的深度×寬度：8192×14096×22048×41024×81024×9512×16512×18256×32256×369.2.4現(xiàn)場(chǎng)可編程門陣列FPGA小結(jié)CPLD/FPGA是實(shí)現(xiàn)數(shù)字電路（系統(tǒng)）的主流器件。雖然基于CPLD/FPGA的數(shù)字系統(tǒng)設(shè)計(jì)都是借助EDA