數(shù)字邏輯電路與系統(tǒng)設(shè)計（第4版）課件 第7章 半導(dǎo)體存儲器和可編程邏輯器件

第7章半導(dǎo)體存儲器和可編程邏輯器件7.1概述1.大規(guī)模集成電路分類（1）半導(dǎo)體存儲器半導(dǎo)體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機中的重要組成部分之一。它用于存放二進(jìn)制信息，主要以半導(dǎo)體器件為基本存儲單元，用集成工藝制成。每一片存儲芯片包含大量的存儲單元，每一個存儲單元由唯一的地址代碼加以區(qū)分，并能存儲一位或多位二進(jìn)制信息。（2）可編程邏輯器件

（ProgrammableLogicDevice，PLD）（3）微處理器可編程邏輯器件是20世紀(jì)70年代后期發(fā)展起來的一種功能特殊的大規(guī)模集成電路，它是一種可以由用戶定義和設(shè)置邏輯功能的器件。特點：結(jié)構(gòu)靈活、集成度高、處理速度快、可靠性高微處理器主要指通用的微處理機芯片，它的功能由匯編語言編寫的程序來確定，具有一定的靈活性。但該器件很難與其他類型的器件直接配合，應(yīng)用時需要用戶設(shè)計專門的接口電路。微處理器是構(gòu)成計算機的主要部件。目前除用作CPU外，多用于實時處理系統(tǒng)。2.PLD器件的連接表示方法固定連接可編程連接不連接（1）PLD器件的連接表示法（2）門電路表示法1AA1AAAA反向緩沖器ABC&FABC&F與門ABC≥1FABC≥1F或門緩沖器（3）陣列圖1A1B1C&&&&D=BCE=AABBCC=0F=AABBCC=0G=17.2半導(dǎo)體存儲器7.2.1半導(dǎo)體存儲器概述半導(dǎo)體存儲器是用半導(dǎo)體器件來存儲二值信息的大規(guī)模集成電路。優(yōu)點:集成度高、功耗小、可靠性高、價格低、體積小、外圍電路簡單、便于自動化批量生產(chǎn)等。1.半導(dǎo)體存儲器的分類（1）按存取方式分類只讀存儲器（ReadOnlyMemory，ROM）隨機存取存儲器（RandomAccessMemory，RAM）ROM存放固定信息,只能讀出信息,不能寫入信息.當(dāng)電源切斷時,信息依然保留.RAM可以隨時從任一指定地址讀出數(shù)據(jù),也可以隨時把數(shù)據(jù)寫入任何指定的存儲單元.（2）按制造工藝分類雙極型半導(dǎo)體存儲器MOS型半導(dǎo)體存儲器以雙極型觸發(fā)器為基本存儲單元，具有工作速度快、功耗大、價格較高的特點，主要用于對速度要求較高的場合，如在計算機中用作高速緩沖存儲器。以MOS觸發(fā)器或電荷存儲結(jié)構(gòu)為基本存儲單元，具有集成度高、功耗小、工藝簡單、價格低的特點，主要用于大容量存儲系統(tǒng)中，如在計算機中用作主存儲器。2.半導(dǎo)體存儲器的主要技術(shù)指標(biāo)（1）存儲容量

指存儲器所能存放的二進(jìn)制信息的總量（2）存取時間

一般用讀（或?qū)懀┲芷趤砻枋?，連續(xù)兩次讀（或?qū)懀┎僮鞯淖疃虝r間間隔稱為讀（或?qū)懀┲芷凇?.2.2只讀存儲器(ROM)按數(shù)據(jù)的寫入方式分類固定ROM可編程ROM1.固定ROM（1）ROM的結(jié)構(gòu)......A0A1An-1地址譯碼器存儲陣列

2n×mW0W1W2n-1F0F1Fm-1字線位線地址線地址譯碼器為二進(jìn)制譯碼器,即全譯碼結(jié)構(gòu).(地址線為n根,譯碼器輸出為2n根字線,說明存儲陣列中有2n個存儲單元)2)存儲陣列輸出有m根位線,說明每個存儲單元有m位,即一個字有m位二進(jìn)制信息組成.每一位稱為一個基本存儲單元.3)存儲器的容量定義為:字?jǐn)?shù)×位數(shù)(2n×m).（2）一個二極管ROM的例子A1A0F0F1F2F300010001100100110110010

1A11A0&&&&W0W1W2W3F0F1F2F3位線字線①W0~W3為地址譯碼器的輸出Wi=mi

(mi為地址碼組成的最小項）②當(dāng)A1A0=00時，W0=1,F0F1F2F3=0100(一個字）；當(dāng)A1A0=01時，W1=1,F0F1F2F3=1001(一個字）；當(dāng)A1A0=10時，W2=1,F0F1F2F3=0110(一個字）；當(dāng)A1A0=11時，W3=1,F0F1F2F3=0010(一個字）。③將地址輸入和Fi之間的關(guān)系填入真值表得：

地址數(shù)據(jù)A1A0F0F1F2F300010001100100110110010

F0=A1A0F1=A1A0+

A1A0F2=A1A0+A1A0F3=A1A0ROM實際是一種組合電路結(jié)構(gòu)。④陣列圖與陣列：表示譯碼器?；蜿嚵校罕硎敬鎯﹃嚵?。存儲容量為：

4×4

地址數(shù)據(jù)A1A0F0F1F2F300010001100100110110010

1A11A0&&&&≥1≥1≥1≥1F0F1F2F3m0m1m2m32.可編程ROM用戶可根據(jù)需要自行進(jìn)行編程的存儲器.一次性可編程ROM（ProgrammableReadOnlyMemory，PROM）光可擦除可編程ROM

（ErasableProgrammableReadOnlyMemory，EPROM）電可擦除可編程ROM

（ElectricalErasableProgrammableReadOnlyMemory，E2PROM）快閃存儲器（FlashMemory）位線字線編程為一次性的,燒斷的熔絲不能再接上.當(dāng)在該位上需要存0時,通過編程,燒斷熔絲;當(dāng)需存1時,保留熔絲.（1）一次性可編程ROM（PROM）PROM的結(jié)構(gòu)圖（2）光可擦除可編程ROM（EPROM）EPROM是一種可以多次擦除和改寫內(nèi)容的ROM。它與PROM的總體結(jié)構(gòu)相似，只是采用了不同的存儲單元。常用的EPROM集成芯片Intel2716（2K×8位）、2732（4K×8位）、2764（8K×8位）、27128（16K×8位）、27256（32K×8位）（3）電可擦除可編程ROM（E2PROM）

特點：①編程和擦除均由電完成；②既可整片擦除，也可使某些存儲單元單獨擦除；③重復(fù)編程次數(shù)大大高于EPROM.3.PROM的應(yīng)用1)實現(xiàn)組合邏輯函數(shù)用PROM實現(xiàn)組合邏輯函數(shù),實際上是利用PROM中的最小項,通過或陣列編程,達(dá)到設(shè)計目的.F1(A,B,C)=Σm(1,5,6,7)F2(A,B,C)=Σm(0,1,3,6,7)F3(A,B,C)=Σm(3,4,5,6,7)例:用PROM實現(xiàn)邏輯函數(shù):1A&&&&≥1≥1≥1F1F2F31B1C&&&&m0m1m2m3m4m5m6m72)存放數(shù)據(jù)表和函數(shù)表:例如三角函數(shù)、對數(shù)、乘法等表格。3）存放調(diào)試好的程序。7.2.3隨機存取存儲器(RAM)RAM可以隨時從任一指定地址讀出數(shù)據(jù),也可以隨時把數(shù)據(jù)寫入任何指定的存儲單元.RAM在計算機中主要用來存放程序及程序執(zhí)行過程中產(chǎn)生的中間數(shù)據(jù)、運算結(jié)果等.RAM按工藝分類：1）雙極型；2）場效應(yīng)管型。場效應(yīng)管型分為：1）靜態(tài)；2）動態(tài)。1.RAM的結(jié)構(gòu)......A0A1An-1地址譯碼器存儲矩陣

W0W1W2n-1字線地址線讀寫/控制電路讀寫/控制(R/W)片選(CS)數(shù)據(jù)輸入/輸出

(I/O)當(dāng)片選信號CS無效時,I/O對外呈高阻;當(dāng)片選信號CS有效時,由R/W信號決定讀或?qū)?根據(jù)地址信號,通過I/O輸出或輸入.(I/O為雙向三態(tài)結(jié)構(gòu))2.RAM的存儲單元（1）SRAM基本存儲單元

(以六管NMOS靜態(tài)存儲單元為例)XiYjI/OI/OVCCQQT6T4T3T1T2T5T7T8位線Bj位線Bj存儲單元11I/OI/OQQ（2）DRAM基本存儲單元DRAM的基本存儲電路由動態(tài)MOS基本存儲單元組成。DMOS基本存儲單元通常利用MOS管柵極電容或其它寄生電容的電荷存儲效應(yīng)來存儲信息。電路結(jié)構(gòu)（以單管動態(tài)存儲單元為例）位線數(shù)據(jù)線

(D)字選線TCSCD輸出電容寫信息：字選線為1，T導(dǎo)通，數(shù)據(jù)D經(jīng)T送入CS

.讀信息：字選線為1，T導(dǎo)通，CS上的數(shù)據(jù)經(jīng)T送入位線的等效電容CD.特點：1）當(dāng)不讀信息時，電荷在電容CS上的保存時間約為數(shù)毫秒到數(shù)百毫秒；

2）當(dāng)讀出信息時，由于要對CD充電，使

CS上的電荷減少。為破壞性讀出。

3）通常在CS上呈現(xiàn)的代表1和0信號的電平值相差不大，故信號較弱。結(jié)論：1）需加刷新電路；2）輸出端需加高鑒別能力的輸出放大器。3）容量較大的RAM集成電路一般采用單管電路。4）容量較小的RAM集成電路一般采用三管或四管電路。多管電路結(jié)構(gòu)復(fù)雜，但外圍電路簡單。3.RAM容量的擴(kuò)展VCCA8R/WCSGND191018Intel2114A9A7A5A4A6A0A1A3A2I/O1I/O2I/O3I/O4（1）RAM的位擴(kuò)展I/O1I/O2I/O3I/O4A9A0A1…CSR/WI/O1I/O2I/O3I/O4A9A0A1…CSR/W…A0A1A9R/WCSI/O1I/O2I/O3I/O4I/O4I/O5I/O6I/O7將2114擴(kuò)展為1K×8位的RAM（2）RAM的字?jǐn)U展I/O1I/O2I/O3I/O4A9A0A1…CSR/WI/O1I/O2I/O3I/O4A9A0A1…CSR/W…A0A1A9R/WI/O1I/O2I/O3I/O411-2譯碼器A10將2114擴(kuò)展為2K×4位的RAM7.3可編程邏輯器件(PLD)7.3.1PLD概述數(shù)字邏輯器件分類(按照邏輯功能的特點分)通用型專用型通用性強，但邏輯功能較簡單、且固定不變;構(gòu)成的系統(tǒng)功耗體積大、可靠性差;中、小規(guī)模數(shù)字集成電路都屬于通用型。

為某種專門用途而設(shè)計的集成電路；成本較高、周期較長。矛盾PLDPLD的特點2）邏輯功能可由用戶通過對器件編程自行設(shè)定，且具有專用型器件構(gòu)成數(shù)字系統(tǒng)體積小、可靠性高的優(yōu)點；1）作為通用型器件生產(chǎn)的，具有批量大、成本低的特點；4）增強了設(shè)計的靈活性，減輕了電路圖和電路板設(shè)計的工作量和難度，提高了工作效率；3）改變了傳統(tǒng)數(shù)字系統(tǒng)采用通用型器件實現(xiàn)系統(tǒng)功能的設(shè)計方法；5）PLD已在計算機硬件、工業(yè)控制、現(xiàn)代通信、智能儀表和家用電器等領(lǐng)域得到愈來愈廣泛的應(yīng)用。1.PLD的分類（1）低密度PLD（SPLD）每個芯片集成的邏輯門數(shù)大約在1000門以下可編程只讀存儲器（PROM）可編程邏輯陣列（ProgrammableLogicArray，簡稱PLA）可編程陣列邏輯（ProgrammableArrayLogic，簡稱PAL）通用陣列邏輯（GenericArrayLogic，簡稱GAL)可擦除的可編程邏輯器件（ErasableProgrammableLogicArray，簡稱EPLD）復(fù)雜的可編程邏輯器件（ComplexProgrammableLogicArray，簡稱CPLD）現(xiàn)場可編程門陣列（FieldProgrammableGateArray，簡稱FPGA）（2）高密度PLD每個芯片集成的邏輯門數(shù)達(dá)數(shù)千門，甚至上萬門，具有在系統(tǒng)可編程或現(xiàn)場可編程特性，可用于實現(xiàn)較大規(guī)模的邏輯電路2.PLD的基本結(jié)構(gòu)

（1）“與－或”陣列結(jié)構(gòu)（乘積項結(jié)構(gòu)）輸入輸出輸入電路與陣列或陣列輸出電路PLD與或陣列結(jié)構(gòu)框圖

互補輸入項與項或項反饋項

根據(jù)與、或陣列的可編程性，PLD分為三種基本結(jié)構(gòu)。1）與陣列固定，或陣列可編程型結(jié)構(gòu)PROM屬于這種結(jié)構(gòu)。2）與、或陣列均可編程型結(jié)構(gòu)PLA(ProgrammableLogicArray)屬于這種結(jié)構(gòu)。特點：與陣列規(guī)模大，速度較低。特點：速度快，設(shè)計邏輯函數(shù)可采用最簡結(jié)構(gòu)，芯片內(nèi)部資源利用率高。但編程難度大，缺乏質(zhì)高價廉的開發(fā)工具。3）或陣列固定，與陣列可編程型結(jié)構(gòu)PAL(ProgrammableArrayLogic)屬于這種結(jié)構(gòu)。特點：速度快，費用低，易于編程。（2）查找表（Look-Up-Table,LUT）結(jié)構(gòu)用存儲邏輯的存儲單元來實現(xiàn)邏輯運算。FPGA是屬于此類器件。RAM存儲器預(yù)先加載要實現(xiàn)的邏輯函數(shù)真值表，輸入變量作為地址用來從RAM存儲器中選擇輸出邏輯值。工作原理類似于用ROM實現(xiàn)組合邏輯電路。1.可編程邏輯陣列（PLA)特點：與陣列和或陣列都可以編程基本結(jié)構(gòu)7.3.2低密度可編程邏輯器件例

用PLA實現(xiàn)下列邏輯函數(shù)因為PLA器件的與陣列和或陣列都可以編程，所以利用邏輯函數(shù)的最簡與或式來實現(xiàn)電路，借助卡諾圖化簡函數(shù)F0和F1，可得2.可編程陣列邏輯（PAL）特點：與陣列可以編程，或陣列固定基本結(jié)構(gòu)例

用PAL16L8實現(xiàn)2×2乘法器（輸入A1A0和B1B0分別為兩位二進(jìn)制數(shù)，輸出為結(jié)果F3F2F1F0）。2×2乘法器的邏輯方程為：F3=A1+A0+B1+B0F2=A1+B1+A0B0F2=A0+B0F1=A1A0+B1B0+A1B1+A0B0+A1A0B1B0≥1EN111&1A1F1PAL16L800311A01B11B0F1=A1A0+B1B0+A1B1

+A0B0+A1A0B1B0以實現(xiàn)F1為例例

PAL16R8是一種帶寄存器和三態(tài)反相器輸出的PAL器件，它有16個輸入端（包括反饋），8個輸出端。用該器件實現(xiàn)可逆4位二進(jìn)制同步計數(shù)器。X為計數(shù)控制端，當(dāng)X=0時做加法計數(shù)；當(dāng)X=1時做減法計數(shù)。假設(shè)計數(shù)器的4位輸出分別為F3~F0，則PAL16R8中對應(yīng)的D觸發(fā)器狀態(tài)分別為：若不考慮輸出反相器，則相當(dāng)于當(dāng)X=0時做減法計數(shù)；當(dāng)X=1時做加法計數(shù)。同步4位二進(jìn)制加法計數(shù)器的狀態(tài)方程為：同步4位二進(jìn)制減法計數(shù)器的狀態(tài)方程為：同步4位二進(jìn)制可逆計數(shù)器的狀態(tài)方程為：PAL16R8輸出結(jié)構(gòu)中的寄存器為D觸發(fā)器，其特征方程為所以PAL16R8實現(xiàn)可逆4位二進(jìn)制同步計數(shù)器的電路如下圖:3.通用陣列邏輯(GAL)GAL的基本結(jié)構(gòu)與PAL類似，都是由可編程的與陣列和固定的或陣列組成的，其差別主要是輸出結(jié)構(gòu)不同，它的每個輸出引腳上都集成了一個輸出邏輯宏單元（OutputLogicMacroCell，OLMC），增強了器件的通用性。OLMCEN1111&1&1112919………GAL16V8063031OLMCEN112OE(12)(19)11OLMC結(jié)構(gòu)10S≥1=1PTMUX&≥13210S1S1XOR(n)AC0AC1(n)3210S1S0VccTSMUXFMUX10SOMUX1ENAC0AC1(n)C11D來自與門陣列來自鄰級輸出

(m)QCKOECKOE1反饋I/O(n)乘積項數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器AC0、AC1(n)及XOR(n)均為GAL器件片內(nèi)控制字中的結(jié)構(gòu)控制位。結(jié)構(gòu)控制字共有82位，不同的控制內(nèi)容，可使OLMC被配置成不同的功能組態(tài)?？刂谱值膬?nèi)容是在編程時由編程器根據(jù)用戶定義的管腳及實現(xiàn)的函數(shù)自動寫入的。7.3.3復(fù)雜的可編程邏輯器件（CPLD）1.CPLD的基本結(jié)構(gòu)可編程的邏輯模塊輸入/輸出模塊可編程的內(nèi)部連線陣列以Lattice公司生產(chǎn)的ispLSI2000系列器件為例介紹CPLD具體結(jié)構(gòu)ispLSI2000系列器件結(jié)構(gòu)全局布線區(qū)（GRP）通用邏輯模塊（GLB）輸入/輸出單元（IOC）輸出布線區(qū)（ORP）時鐘分配網(wǎng)絡(luò)（CDN）（1）

全局布線區(qū)（GRP）位于器件的中心，是器件的專用內(nèi)部互連結(jié)構(gòu)，提供高速的內(nèi)部連線。（2）通用邏輯模塊（GLB）用于實現(xiàn)邏輯功能，它由與陣列、乘積項共享的或邏輯陣列和輸出邏輯宏單元（OLMC）組成。GLB的電路結(jié)構(gòu)圖（3）

輸入/輸出單元（IOC）

IOC的電路結(jié)構(gòu)圖三態(tài)輸出緩沖器輸入緩沖器輸入寄存器/鎖存器可編程的數(shù)據(jù)選擇器（4）輸出布線區(qū)（ORP）是介于GLB和IOC之間的可編程互連陣列。通過對ORP的編程，可以把任何一個GLB的輸出信號靈活地與某一個IOC相連。它將對GLB的編程和對外部引腳的排列分開進(jìn)行，賦予外部引腳分配更大的靈活性。（5）時鐘分配網(wǎng)絡(luò)（CDN）時鐘分配網(wǎng)絡(luò)產(chǎn)生5個全局時鐘信號：GLB的時鐘：CLK0、CLK1、CLK2IOC的時鐘：IOCLK0和IOCLK1前3個用做GLB的時鐘，后2個用做IOC的時鐘。2.CPLD器件的編程需要專用編程電纜、計算機和ISP編程軟件。對器件編程時，計算機運行ISP編程軟件，根據(jù)用戶編寫的源程序產(chǎn)生編程數(shù)據(jù)和編程命令，通過編程電纜將編譯后的文件（*.jed）下載到ispLSI器件中，完成ispLSI器件的編程。CPLD通常采用EPROM、E2PROM或閃存作為編程元件，具有非易失特性，經(jīng)過斷電，再通電后它仍可以執(zhí)行上一次的邏輯功能。7.3.4現(xiàn)場可編程門陣列（FPGA）1.FPGA的基本結(jié)構(gòu)不同公司生產(chǎn)的FPGA結(jié)構(gòu)和性能不盡相同，以Xilinx公司的XC4000系列為例介紹FPGA的基本結(jié)構(gòu)和各模塊功能。XC4000系列FPGA基本結(jié)構(gòu)（1）可配置邏輯模塊（CLB）XC4000系列FPGA的CLB結(jié)構(gòu)圖1）組合邏輯函數(shù)發(fā)生器查找表的工作原理類似于用ROM實現(xiàn)多種組合邏輯函數(shù)，其輸入等效于ROM的地址碼，存儲的內(nèi)容為相應(yīng)的邏輯函數(shù)取值，通過查找地址表，可得到邏輯函數(shù)的輸出。查找表結(jié)構(gòu)組合邏輯函數(shù)發(fā)生器G1～G4和F1～F4除了實現(xiàn)一般的組合、時序邏輯功能外，其內(nèi)部各有16個可編程數(shù)據(jù)存儲單元，在工作方式控制字的控制下，它們可以作為器件內(nèi)部讀/寫存儲器使用。說明：2）邊沿D觸發(fā)器CLB中有2個邊沿D觸發(fā)器，通過2個4選1數(shù)據(jù)選擇器可分別選擇DIN、F’、G’和H’之一作為D觸發(fā)器的輸入信號。2個D觸發(fā)器共用時鐘脈沖，通過2個2選1數(shù)據(jù)選擇器選擇上升沿或下降沿觸發(fā)。（2）可編程輸入／輸出模塊（IOB）分布在器件的四周，它提供了器件外部引腳和內(nèi)部邏輯之間的連接（3）可編程互聯(lián)資源（ICR）由分布在CLB陣列之間的金屬網(wǎng)絡(luò)線和陣列交叉點上的可編程開關(guān)矩陣（PSM）組成。它可將器件內(nèi)部任意兩點連接起來，并且能將FPGA中數(shù)目很大的CLB和IOB連接成復(fù)雜的系統(tǒng)。根據(jù)應(yīng)用的不同，ICR一般提供3種連接結(jié)構(gòu)：1）通用單/雙長度線連接主要用于CLB之間的連接。任意兩點間的連接都要通過開關(guān)矩陣。靈活性好，但信號傳輸時延不可預(yù)知。2）長線連接水平長線和垂直長線不經(jīng)過可編程開關(guān)矩陣，信號延遲時間小。長線連接主要用于長距離或關(guān)鍵信號的傳輸。3）全局連接主要用于傳送一些公共信號，如全局時鐘信號、公用控制信號等。2.FPGA編程數(shù)據(jù)的裝載編程數(shù)據(jù)存放于FPGA片內(nèi)的獨立的靜態(tài)存儲器中，控制FPGA的工作狀態(tài)，由于停電后，靜態(tài)存儲器中的數(shù)據(jù)不能保存，所以，每次接通電源后，必須重新將編程數(shù)據(jù)寫入靜態(tài)存儲器，這個過程稱為裝載。FPGA是在系統(tǒng)可編程器件，不需專門的編程器，通過專用電纜、計算機和集成開發(fā)軟件就可完成編程。3.FPGA和CPLD的區(qū)別（1）邏輯結(jié)構(gòu)：F