EDA技術(shù)湖南文理學(xué)院知到智慧樹期末考試答案題庫2024年秋湖南文理學(xué)院

EDA技術(shù)(湖南文理學(xué)院）知到智慧樹期末考試答案題庫2024年秋湖南文理學(xué)院關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識(shí)符描述正確的是()

A:可以使用漢字開頭；B:必須以英文字母開頭；C:可以使用數(shù)字開頭；D:任何字符都可以。

答案:必須以英文字母開頭；在VHDL中，用語句()表示clock的下降沿。

A:clock='0'；B:clock'EVENT；C:clock'EVENTANDclock='0'。

D:clock'EVENTANDclock='1'；

答案:clock'EVENTANDclock='0'。下列選項(xiàng)中，可以用作QuartusII工程頂層實(shí)體名的是（）。

A:計(jì)數(shù)器B:WRONGC:DFF

D:XNOR

答案:WRONG將電路的高級(jí)語言描述轉(zhuǎn)換為低級(jí)，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件的過程稱為（）。

A:綜合B:布局布線C:邏輯分割D:適配

答案:綜合下列那個(gè)流程是正確的基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：()

A:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試；

B:原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試；

C:原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試。

D:原理圖/HDL文本輸入→功能仿真→綜合→編程下載→適配→硬件測(cè)試；

答案:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試；在元件例化語句中，用符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語句中的信號(hào)與PORTMAP（）中的信號(hào)名關(guān)聯(lián)起來。

A:＜=B:.=＞

C:=D::=

答案:.=＞下面數(shù)據(jù)中屬于實(shí)數(shù)的是()

A:11011。

B:1；C:4.2；D:3；

答案:4.2；在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是()

A:ifclk'eventandclk='0'then；

B:iffalling_edge(clk)then；

C:ifclk'eventandclk='1'then；

D:ifclk'stableandnotclk='1'then。

答案:ifclk'stableandnotclk='1'then。在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（）

A:下載器

B:適配器C:綜合器D:仿真器

答案:適配器EDA的中文含義是()

A:計(jì)算機(jī)輔助教學(xué)；B:計(jì)算機(jī)輔助計(jì)算；C:計(jì)算機(jī)輔助制造。

D:電子設(shè)計(jì)自動(dòng)化；

答案:電子設(shè)計(jì)自動(dòng)化；在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（）。

A:仿真器B:下載器

C:綜合器D:適配器

答案:綜合器下面哪一個(gè)是VHDL中的波形編輯文件的后綴名()

A:tdf。

B:scf；C:gdf；D:sys；

答案:scf；VHDL常用的庫是()

A:PACKAGE。

B:IEEE；C:STD；D:WORK；

答案:IEEE；子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（

）。①流水線設(shè)計(jì)???②資源共享???③邏輯優(yōu)化???④串行化???⑤寄存器配平???⑥關(guān)鍵路徑法

A:?①③⑤?B:②⑤⑥C:①④⑥?

D:②③④

答案:②③④EP1C3T100C8具有()個(gè)管腳

A:不確定。

B:8個(gè)；C:72個(gè)；D:100個(gè)；

答案:100個(gè)；在QuartusⅡ集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（）。

A:被高層次電路設(shè)計(jì)調(diào)用

B:編譯C:仿真D:綜合

答案:被高層次電路設(shè)計(jì)調(diào)用1987標(biāo)準(zhǔn)的VHDL語言對(duì)大小寫是()

A:敏感的；B:只能用小寫；C:不敏感。

D:只能用大寫；

答案:不敏感。綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中()是錯(cuò)誤的。

A:綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；

B:為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；

C:綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的；

D:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)。

答案:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)。在VHDL中，PROCESS本身是()語句

A:任何。

B:并行；C:順序和并行；D:順序；

答案:順序；在EDA中，IP的中文含義是()

A:在系統(tǒng)編程；B:知識(shí)產(chǎn)權(quán)核。

C:沒有特定意義；D:網(wǎng)絡(luò)供應(yīng)商；

答案:知識(shí)產(chǎn)權(quán)核。下面數(shù)據(jù)中屬于位矢量的是

()

A:1；B:4.2；C:3；D:11011。

27.STD_LOGIG_1164中字符H定義的是

答案:11011。27.STD_LOGIG_1164中字符H定義的是下面不屬于順序語句的是()

A:IF語句；B:PROCESS語句；C:CASE語句。

D:LOOP語句；

答案:PROCESS語句；下列關(guān)于變量的說法正確的是

()

A:變量的賦值不是立即發(fā)生的，它需要有一個(gè)延時(shí)；

B:在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量；C:變量賦值的一般表達(dá)式為：目標(biāo)變量名＜=表達(dá)式。

D:變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用；

答案:變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用；下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：()

A:Synplify。

B:ModelSim；C:Max+PlusII；D:QuartusII；

答案:ModelSim；基于硬件描述語言HDL的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)法稱為（）設(shè)計(jì)法。

A:自頂向下B:積木式C:定層

D:自底向上

答案:自頂向下正確給變量X賦值的語句是()

A:X＜=A+B；B:X:=A+b；C:X=A+B；D:其他都不正確。

答案:X:=A+b；關(guān)鍵字ARCHITECTURE定義的是()

A:配置。

B:進(jìn)程；C:結(jié)構(gòu)體；D:實(shí)體；

答案:結(jié)構(gòu)體；對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的:()

A:信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用；B:信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元；C:變量和信號(hào)的賦值符號(hào)不一樣。

D:變量的賦值是立即完成的；

答案:信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元；當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括VHDL、VerilogHDL.（）

A:對(duì)B:錯(cuò)

答案:對(duì)EDA的設(shè)計(jì)輸入方式主要包括文本輸入方式、圖形輸入方式、波形輸入方式。（）

A:錯(cuò)B:對(duì)

答案:對(duì)Quartus的完整編譯過程包含分析與綜合、適配、編程、時(shí)序分析四個(gè)環(huán)節(jié).（）

A:錯(cuò)B:對(duì)

答案:對(duì)VHDL的操作符包括邏輯操作符、關(guān)系操作符、算術(shù)操作符和符號(hào)操作符四類.（）

A:錯(cuò)B:對(duì)

答案:對(duì)EDA工具大致可以分為設(shè)計(jì)輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）、下載器等5個(gè)模塊。（）

A:錯(cuò)B:對(duì)

答案:對(duì)用嵌入式邏輯分析儀捕獲16位總線的信號(hào)，如采樣深度為2K，則需要消耗4K字節(jié)的嵌入式RAM容量。（）

A:對(duì)B:錯(cuò)

答案:對(duì)在VHDL中,預(yù)定義的屬性描述語句可用于檢出時(shí)鐘邊沿,完成定時(shí)檢查,獲得未約束的數(shù)據(jù)類型的范圍等.（）

A:錯(cuò)B:對(duì)

答案:對(duì)VHDL的過程分為過程首和過程體兩部分,如需在不同實(shí)體中調(diào)用需要將它們裝入程序包中.（）

A:錯(cuò)B:對(duì)

答案:對(duì)進(jìn)程語句的啟動(dòng)條件是敏感信號(hào)的變化或滿足條件的wait語句。（）

A:對(duì)B:錯(cuò)

答案:對(duì)一個(gè)完整的VHDL程序，至少應(yīng)包括三個(gè)基本組成部分：庫說明、實(shí)體和結(jié)構(gòu)體。（）

A:錯(cuò)B:對(duì)

答案:對(duì)一般把EDA技術(shù)的發(fā)展分為CAD、CAE和EDA三個(gè)階段。（）

A:對(duì)B:錯(cuò)

答案:對(duì)在給可編程邏輯器件編程時(shí)，常用的下載線有ByteBlaster和USBBlaster.（）

A:錯(cuò)B:對(duì)

答案:對(duì)IEEE于1987年公布了VHDL的IEEE1076-1987語法標(biāo)準(zhǔn).（