OrCAD和PADS Layout電路設(shè)計(jì)與實(shí)踐：設(shè)計(jì)檢查與后處理

設(shè)計(jì)檢查與后處理13.1設(shè)計(jì)檢查簡(jiǎn)介13.2安全間距檢查13.3連通性檢查13.4高速檢查13.5平面層檢查13.6PCB文件與OrCAD電路原理圖的差異比較13.7PCB設(shè)計(jì)的后處理操作雖然PADSLayout系統(tǒng)具有On-LineDRC(在線規(guī)則檢查)功能，但是有時(shí)難免覺得不方便而關(guān)閉On-LineDRC，而且有少部分操作一定要在關(guān)閉On-LineDRC的狀態(tài)下進(jìn)行。另外，在ECO模式下，可能對(duì)PCB作了原理性的更改，但是沒有更改相應(yīng)的OrCAD電路原理圖；或者反過來，更改了OrCAD電路原理圖，但是沒有更改相應(yīng)的PCB，這都是不允許的。所以，當(dāng)PCB設(shè)計(jì)基本完成，在將文件發(fā)送給PCB生產(chǎn)廠家之前一定要仔細(xì)檢查，不能有任何錯(cuò)誤，否則生產(chǎn)加工出來的PCB可能沒有任何使用價(jià)值。本章最后還將介紹一些PCB設(shè)計(jì)的后處理技巧。13.1設(shè)計(jì)檢查簡(jiǎn)介

PADSLayout設(shè)計(jì)檢查(verifydesign)的精確度為0.00001?Mil，可以檢查設(shè)計(jì)中的不同網(wǎng)絡(luò)的間距、相同網(wǎng)絡(luò)的間距、走線寬度、鉆孔到鉆孔的間距、元件到元件的間距、元件外框的間距、連通性、平面層和熱焊盤，還有動(dòng)態(tài)電性能檢查(electro-dynamicchecking)。動(dòng)態(tài)電性能檢查一般是針對(duì)平行度(parallelism)、回路(loop)、延時(shí)(delay)、電容(capacitance)、阻抗(impedance)和長(zhǎng)度等，主要應(yīng)用在高速電路設(shè)計(jì)中。調(diào)用PADSLayout的設(shè)計(jì)檢查功能，必須注意以下兩點(diǎn)：

(1)一定要將PCB處于整板顯示狀態(tài)，因?yàn)镻ADSLayout系統(tǒng)在檢查設(shè)計(jì)時(shí)，對(duì)沒有顯示在屏幕上的地方將不進(jìn)行檢查。

(2)只能檢查當(dāng)前層是否存在錯(cuò)誤，所以對(duì)于多層板，需要切換當(dāng)前層單獨(dú)對(duì)每一層進(jìn)行檢查。注意：按組合鍵“Ctrl+B”，或者【View】→【Board】菜單命令，可以將整個(gè)電路板顯示在PCB設(shè)計(jì)窗口的工作區(qū)。切換當(dāng)前層的無模命令是“L<n>”，n為1，2，3，4，5，6…

PADSLayout系統(tǒng)作設(shè)計(jì)檢查的依據(jù)是執(zhí)行【Setup】→【DesignRules…】菜單命令后所調(diào)出的【Rules】對(duì)話框中所作的參數(shù)設(shè)置。在PCB設(shè)計(jì)窗口，執(zhí)行【Tools】→【VerifyDesign…】菜單命令，這時(shí)調(diào)出如圖13-1所示的【VerifyDesign】對(duì)話框。圖13-1【VerifyDesign】對(duì)話框該對(duì)話框各項(xiàng)的含義如下。●Location(位置)列表框：用于顯示檢查到的錯(cuò)誤的坐標(biāo)位置。通過錯(cuò)誤出現(xiàn)的坐標(biāo)，設(shè)計(jì)者可以方便地找到出錯(cuò)的位置?！?Explanation(說明)列表框：用于顯示錯(cuò)誤產(chǎn)生的原因，而且與Location(位置)列表框中的錯(cuò)誤位置一一對(duì)應(yīng)?！?ClearErrors)按鈕：?jiǎn)螕粼摪粹o可以清除Location(位置)列表框和Explanation(說明)列表框中的信息。在每次檢查之前，用戶都可以先單擊此按鈕清除信息?！?(DisablePanning)選項(xiàng)：如果不選中該項(xiàng),只要用鼠標(biāo)選中Location(位置)列表框中的任何一個(gè)錯(cuò)誤，PADSLayout系統(tǒng)就會(huì)自動(dòng)將這個(gè)錯(cuò)誤的位置移動(dòng)到PCB設(shè)計(jì)窗口的中心，從而達(dá)到自動(dòng)定位每一個(gè)錯(cuò)誤的目的。如果選中該項(xiàng)，那么PADSLayout系統(tǒng)就不能自動(dòng)定位到出錯(cuò)的地方?！?Clearance：檢查安全間距?！?Connectivity：檢查連通性，包括短路和斷路?！?HighSpeed：檢查設(shè)計(jì)中的高頻特性?！?Plane：檢查設(shè)計(jì)中的平面層?！?TestPoints：檢查測(cè)試點(diǎn)?！?Fabrication：檢查生產(chǎn)加工時(shí)可能發(fā)生的錯(cuò)誤?！?LatiumDesignVerification：對(duì)工作區(qū)域中的可視范圍進(jìn)行設(shè)計(jì)規(guī)則檢查(designrulechecking)?！?WireBonds：進(jìn)行WireBonds中的規(guī)則檢查。在如圖13-1所示的【VerifyDesign】對(duì)話框中選擇了需要進(jìn)行檢查的類型后，單擊按鈕即可開始進(jìn)行設(shè)計(jì)檢查。檢查發(fā)現(xiàn)的錯(cuò)誤會(huì)在Location(位置)列表框和Explanation(說明)列表框中顯示出來，共有11種出錯(cuò)標(biāo)志，列述如下?！?Clearance)：安全間距出錯(cuò)。●(TestabilityandConnectivity)：可測(cè)性和連通性出錯(cuò)。●(HighSpeed)：高頻特性出錯(cuò)?！?Fabrication)：裝配出錯(cuò)。●(Minimum/MaximumLength)：最小或最大長(zhǎng)度出錯(cuò)，這個(gè)錯(cuò)誤標(biāo)識(shí)只在BGA模式下出現(xiàn)?！?Assembly)：在區(qū)域中集合出錯(cuò)。●(DrilltoDrill)：鉆孔重疊放置出錯(cuò)。●(Keepout)：違反組件隔離區(qū)放置規(guī)則?！?BoardOutline)：元件邊框出錯(cuò)。●(MaximumAngle)：最大角度出錯(cuò)，只在BGA模式下出現(xiàn)。●(LatiumCheck)：局部檢查出錯(cuò)。對(duì)PCB進(jìn)行檢查后，系統(tǒng)在每個(gè)出錯(cuò)的地方都標(biāo)示出錯(cuò)符號(hào)，用戶可以直接在圖中看到出錯(cuò)的地方和原因。13.2安全間距檢查電路板上有Component(元件)、Trace(走線)、Via(過孔)和Pad(焊盤)等設(shè)計(jì)對(duì)象，各個(gè)對(duì)象彼此之間都有各自的安全間距(clearance)。這個(gè)安全間距，既是保證電路電氣性能(比如隔離度、串?dāng)_，等等)滿足要求的需要，也是生產(chǎn)加工的需要。因?yàn)槊總€(gè)生產(chǎn)廠商都有自己的生產(chǎn)精度，如果在設(shè)計(jì)PCB時(shí)不同網(wǎng)絡(luò)的兩個(gè)過孔靠得太近，就有可能造成實(shí)際電路板上這兩個(gè)過孔短路。打開【VerifyDesign】對(duì)話框，如圖13-1所示，選擇其中的項(xiàng)，然后單擊按鈕，就開始檢查設(shè)計(jì)中的安全間距了。如果希望檢查得更詳細(xì)些，可以在單擊按鈕之前單擊按鈕，這樣就會(huì)調(diào)出圖13-2所示的【ClearanceCheckingSetup】對(duì)話框。該對(duì)話框中一些主要項(xiàng)的含義如下?！?Nettoall：表示對(duì)電路板上的所有網(wǎng)絡(luò)進(jìn)行間距檢查?！?Boardoutline：表示對(duì)電路板上的邊框和組件隔離區(qū)進(jìn)行間距檢查?！?Offboardtext：選擇該選項(xiàng)后，如果進(jìn)行間距檢查時(shí)發(fā)現(xiàn)電路板外有Text和Flag，則認(rèn)為是間距錯(cuò)誤?！?Keepout：表示用組件隔離區(qū)的嚴(yán)格規(guī)則來檢查隔離區(qū)的間距?！?Samenet：表示對(duì)同一網(wǎng)絡(luò)的對(duì)象也要進(jìn)行間距檢查。圖13-2【ClearanceCheckingSetup】對(duì)話框●?Drilltodrill：檢查電路板上所有過孔的間距?！?Tracewidth：檢查走線的寬度是否在最小和最大寬度的限制之內(nèi)。●?Bodytobody：檢查各元件的邊框是否過近。同屬于一個(gè)網(wǎng)絡(luò)的各個(gè)對(duì)象(過孔、焊盤、導(dǎo)線等)之間也可以設(shè)置間距。在PADSLayout中，同一個(gè)網(wǎng)絡(luò)有如下5種設(shè)置：●(Padedgetopadedge)：兩個(gè)焊盤外沿的間距?！?Padedgetoinsidecorneroftrace)：焊盤外沿與引出線的第一個(gè)拐角之間的距離?！?SMDedgetopadedge)：SMD焊盤與過孔焊盤兩者外沿之間的距離?！?SMDedgetoinsidecorneroftrace)：SMD焊盤外沿與引出線的第一個(gè)拐角之間的距離?！?Acuteanglebetweenpadandtrace)：焊盤與走線間的夾角。上述五種同一網(wǎng)絡(luò)的檢查依據(jù)是【ClearanceRules：DefaultRules】對(duì)話框中“SameNet”設(shè)置。當(dāng)檢查有錯(cuò)誤出現(xiàn)時(shí)，必須排除，否則將會(huì)給設(shè)計(jì)帶來嚴(yán)重的后果。在排除錯(cuò)誤時(shí)可以關(guān)閉檢查窗口，然后排除錯(cuò)誤，也可以不關(guān)閉【VerifyDesign】對(duì)話框，而直接在該對(duì)話框中【Location】(位置)列表框單擊每一個(gè)錯(cuò)誤，系統(tǒng)將自動(dòng)定位該錯(cuò)誤，然后就可以排除錯(cuò)誤，不過此時(shí)【VerifyDesign】對(duì)話框中的選項(xiàng)必須處于沒有被選擇狀態(tài)。13.3連

通

性

檢

查在布局階段，元件之間的連接關(guān)系是通過鼠線(也稱為飛線)指示的，布線完成之后，元件之間的連接關(guān)系就通過PCB上的導(dǎo)線(走線)來指示，鼠線消失。在多層線路板中，對(duì)于平面層的網(wǎng)絡(luò)，連接在元件引腳上的鼠線并沒有轉(zhuǎn)化成走線，因此必須進(jìn)行連通性(connectivity)檢查。另外，連通性檢查也可以找出那些應(yīng)該走線而沒有走線的地方。連通性檢查除了檢查網(wǎng)絡(luò)的連通狀況之外，還會(huì)對(duì)設(shè)計(jì)中的過孔焊盤進(jìn)行檢查，檢查其鉆孔尺寸是否比焊盤本身尺寸更大。按組合鍵“Ctrl+B”，將當(dāng)前PCB設(shè)計(jì)為整板顯示，再打開【VerifyDesign】對(duì)話框，如圖13-1所示，選擇選項(xiàng)，然后按按鈕，PADSLayout系統(tǒng)就開始檢查連通性。如果有錯(cuò)誤，系統(tǒng)將會(huì)在設(shè)計(jì)中標(biāo)示出來，如圖13-3所示。單擊【VerifyDesign】對(duì)話框中【Location】(位置)列表框的每一個(gè)錯(cuò)誤信息，則系統(tǒng)將會(huì)在PCB窗口自動(dòng)定位出錯(cuò)位置(選項(xiàng)必須處于沒有選擇狀態(tài))，然后逐一排除。圖13-3連通性錯(cuò)誤標(biāo)示13.4高速檢查在設(shè)計(jì)高頻電子產(chǎn)品時(shí)，單純的電子線路CAD繪圖的概念和技巧不能適應(yīng)高速電路的設(shè)計(jì)需要。在設(shè)計(jì)PCB之前，用戶一般是通過計(jì)算機(jī)模擬仿真得出高速電路在保證性能的條件時(shí)所必須接受的規(guī)則約束，而在設(shè)計(jì)PCB時(shí)有些情況下必須關(guān)閉這些約束規(guī)則，所以在設(shè)計(jì)PCB的最后還必須對(duì)這些高速規(guī)則進(jìn)行檢查。PADSLayout對(duì)這些高速規(guī)則的檢查稱為動(dòng)態(tài)電性能檢查(electrodynamiccheck)，簡(jiǎn)稱EDC。EDC提供了在PCB設(shè)計(jì)過程中或設(shè)計(jì)完成后對(duì)PCB的設(shè)計(jì)進(jìn)行電氣特性的檢驗(yàn)和仿真功能，檢查當(dāng)前設(shè)計(jì)是否滿足該高速電路的要求。執(zhí)行【Tools】→【VerifyDesign…】菜單命令，調(diào)出【VerifyDesign】對(duì)話框。在該對(duì)話框中，選擇按鈕，然后單擊按鈕，調(diào)出如圖13-4所示的【ElectrodynamicCheck】對(duì)話框。通過和按鈕可以向TaskList列表中添加檢查對(duì)象。對(duì)每一個(gè)對(duì)象可以檢查以下8項(xiàng)內(nèi)容?！?CheckCapacitance：檢查電容?！?CheckImpedance：檢查阻抗?！?CheckParallelism：檢查平行度。●?CheckTandem：檢查縱向平行度?！?CheckLength：檢查走線長(zhǎng)度。●?CheckDelay：檢查延時(shí)?！?CheckStubs：檢查分支走線?！?CheckLoops：檢查菊花鏈?zhǔn)欠裼谢芈?。如果單擊圖13-4所示的【ElectrodynamicCheck】對(duì)話框中的按鈕，則調(diào)出如圖13-5所示的【EDCParameters】對(duì)話框。在該對(duì)話框中，可以設(shè)置PCB的每一層的厚度、介電常數(shù)、絕緣層厚度等。圖13-4【ElectrodynamicCheck】對(duì)話框圖13-5【EDCParameters】對(duì)話框13.5平

面

層

檢

查對(duì)于4層以上的電路板，電源層和地層在PADSLayout中稱為平面層(plane)。平面層又分為CAMPlane或者Split/MixedPlane。如果將電源或地等網(wǎng)絡(luò)分配在對(duì)應(yīng)的平面層，那么對(duì)于這些網(wǎng)絡(luò)的直插式元件引腳來說，系統(tǒng)會(huì)自動(dòng)按層設(shè)置將這些引腳接入對(duì)應(yīng)的層；對(duì)于這些網(wǎng)絡(luò)的SMD元件引腳來說，需要從SMD引腳引出一段走線后通過過孔(via)連入對(duì)應(yīng)的平面層。在進(jìn)行平面層(plane)檢查時(shí)，主要檢查是否所有分配到某個(gè)平面層的網(wǎng)絡(luò)都接入了該平面層。在CAMPlane中一般檢查對(duì)應(yīng)的元件引腳和過孔是否在此層有花孔，在Split/MixedPlane中一般檢查Thermal(散熱焊盤)的屬性和連通性。執(zhí)行【Tools】→【VerifyDesign…】菜單命令，調(diào)出【VerifyDesign】對(duì)話框。在該對(duì)話框中，選擇按鈕，然后單擊按鈕，調(diào)出如圖13-6所示的【MixedPlaneSetup】對(duì)話框。該對(duì)話框有以下三個(gè)選項(xiàng)?！?Checkingthermalconnectivityonly：僅僅檢查散熱焊盤的連通性?！?Checkclearanceandconnectivity：全面檢查Plane層的間距和連通性。●?Samelayerconnectivity：同一層的連通性。至此，我們已經(jīng)將設(shè)計(jì)PCB時(shí)常用的一些檢查介紹完畢，另外的4種檢查很少采用，如果讀者需要深入了解其使用方法，可以閱讀PADSLayout的在線幫助，本章不再作詳細(xì)說明。圖13-6【MixedPlaneSetup】對(duì)話框13.6PCB文件與OrCAD電路原理圖的差異比較

PCB設(shè)計(jì)基本完成后，可能在ECO模式下對(duì)電路原理圖做了些修改，但是并沒有修改相應(yīng)的OrCAD電路原理圖，或者反過來，可能修改了OrCAD電路原理圖，但是沒有修改相應(yīng)的PCB設(shè)計(jì)。檢查出這種情況的基本思路是：使用OrCAD電路原理圖生成網(wǎng)絡(luò)表，然后在PADSLayout中導(dǎo)入這個(gè)網(wǎng)絡(luò)表生成一個(gè)新的PCB設(shè)計(jì)文件(這個(gè)文件不需布局，也不需布線)，再比較這個(gè)新的PCB設(shè)計(jì)文件與原始的PCB設(shè)計(jì)文件的差異。為了便于敘述下面的例子，把有待檢查的PCB設(shè)計(jì)文件命名為OriginalPCB.pcb，把與之相對(duì)應(yīng)的OrCAD電路原理圖文件命名為OriginalSch.dsn，在本書所附光盤資料中都能找到這兩個(gè)文件。下面舉例說明如何比較它們的差異。操作實(shí)例：PCB文件與OrCAD電路原理圖的差異比較

(1)首先把OriginalPCB.pcb文件中所有的PartType和PCBDecal存入某個(gè)元件庫(kù)。在PADSLayout中打開OriginalPCB.pcb，調(diào)出【DisplayColorsSetup】對(duì)話框，只顯示“Top”層，并且在下拉列表中將當(dāng)前層改為Top層。在光標(biāo)處于選擇狀態(tài)時(shí)，執(zhí)行鼠標(biāo)右鍵菜單命令【SelectComponents】，再按組合鍵“Ctrl+A”。在選中了“Top”層所有的元件后，執(zhí)行鼠標(biāo)右鍵菜單命令【SavetoLibrary…】，調(diào)出如圖13-7所示的【SavePartTypesandDecalstoLibrary】對(duì)話框。在該對(duì)話框中，選擇所有的PartType和PCBDecal，并且把它們存放的路徑和元件庫(kù)指定為“C:\MentorGraphics\2007PADS\SDD_HOME\Libraries\usr”，然后單擊“OK”按鈕關(guān)閉該對(duì)話框。這樣就把OriginalPCB.pcb文件“Top”層所有的PartType和PCBDecal都存入了PADS系統(tǒng)自帶的元件庫(kù)usr(也可以使用用戶新建的元件庫(kù))。按照上述步驟，還需要把OriginalPCB.pcb文件“Bottom”層所有的PartType和PCBDecal都存入了PADS系統(tǒng)自帶的元件庫(kù)usr。在這些操作期間，會(huì)調(diào)出如圖13-8所示的確認(rèn)對(duì)話框，單擊“是”或“否”都可以，因?yàn)椤癟op”層和“Bottom”層確實(shí)有一些相同的PartType和PCBDecal。圖13-7【SavePartTypesandDecalstoLibrary】對(duì)話框圖13-8確認(rèn)對(duì)話框

(2)在OrCAD中打開OriginalSch.dsn，生成該電路原理圖的網(wǎng)絡(luò)表文件123.asc(用戶也可以采用其他的文件名，但一定要是PADSLayout接受的網(wǎng)絡(luò)表格式)。

(3)在桌面上單擊“PADSLayout”圖標(biāo)，新建一個(gè)PCB設(shè)計(jì)文件，然后執(zhí)行【File】→【Library…】菜單命令，調(diào)出【LibraryManager】對(duì)話框。在這個(gè)對(duì)話框中，把上述第(1)步指定的元件庫(kù)usr添加到【Library】下拉列表中。這樣，導(dǎo)入網(wǎng)絡(luò)表時(shí)就能利用這個(gè)庫(kù)中的PartType和PCBDecal了。

(4)執(zhí)行【File】→【Import…】菜單命令，調(diào)出【FileImport】對(duì)話框，選擇剛剛生成的網(wǎng)絡(luò)表文件123.asc。

(5)關(guān)閉【FileImport】對(duì)話框后，如果電路原理圖和元件庫(kù)中的元件都沒有錯(cuò)，在如圖13-9所示的文檔中就不會(huì)有錯(cuò)誤信息；如果有錯(cuò)誤，就會(huì)出現(xiàn)類似圖13-9所示的出錯(cuò)記錄。圖13-9導(dǎo)入網(wǎng)絡(luò)表時(shí)的出錯(cuò)記錄不能在PADSLayout的元件庫(kù)中找到網(wǎng)絡(luò)表中指定的元件類型“3JUMP”如圖13-9所示的出錯(cuò)記錄表明，不能在PADSLayout的元件庫(kù)中找到網(wǎng)絡(luò)表中指定的元件J4和J5的元件類型“3JUMP”。也就是說明，OrCAD電路原理圖中“PCBFootprint”屬性為“3JUMP”的元件，與PCB文件中實(shí)際使用的PCBDecal不同。在OrCAD中打開OriginalSch.dsn，找到元件J4和J5，將它們的PCBFootprint改為“3JUMPWEI”。這是因?yàn)樵贠riginalPCB.pcb文件中，這兩個(gè)元件實(shí)際使用的元件類型為“3JUMPWEI”。重新生成OriginalSch.dsn電路原理圖的網(wǎng)絡(luò)表文件123.asc。這里實(shí)際上已經(jīng)介紹了比較原始的電路原理圖文件中的PCB封裝與原始的PCB文件中的封裝是否一致的方法。

(6)在上述第(3)步新建的PCB文件的PCB設(shè)計(jì)窗口，單擊主工具欄上的“ECOToolbar”按鈕，進(jìn)入ECO工作模式，然后選中所有的元件，單擊“Delete”鍵全部刪除。

(7)導(dǎo)入重新生成的網(wǎng)絡(luò)表文件123.asc，沒有顯示任何錯(cuò)誤，這樣就生成了用于比較的新PCB文件，將它保存為default.pcb，關(guān)閉default.pcb文件。

(8)在OriginalPCB.pcb文件的PCB設(shè)計(jì)窗口，執(zhí)行【Tools】→【Compare/ECO…】菜單命令，調(diào)出【Compare/ECOTools】對(duì)話框，如圖13-10所示。圖13-10【Compare/ECOTools】對(duì)話框注意：①在這個(gè)對(duì)話框的【Documents】標(biāo)簽頁中，【OriginalDesigntoCompareandUpdate】組合框指定用于比較和更新的原始文件，比如這里應(yīng)該指定為OriginalPCB.pcb；【NewDesignwithChanges】組合框指定更改了的新文件，比如這里應(yīng)該指定為上述第(7)步保存的default.pcb。只能用【NewDesignwithChanges】組合框指定的新文件去更新原始文件，用戶要執(zhí)行Update操作時(shí)，必須注意這一點(diǎn)。

②原始文件與新文件不能同名。

(9)在這個(gè)對(duì)話框的【Documents】標(biāo)簽頁中指定用于比較的原始文件和新文件，并且選中以下這兩項(xiàng)。

①：產(chǎn)生兩個(gè)文件的差異報(bào)表，報(bào)表文件被命名為L(zhǎng)ayout.rep并被保存在安裝目錄下的“\PADSProjects”文件夾中。

②：產(chǎn)生新文件更新原始文件的更改記錄。

(10)切換到【Compare/ECOTools】對(duì)話框的【Comparison】標(biāo)簽頁，如圖13-11所示。圖13-11【Comparison】標(biāo)簽頁在該標(biāo)簽頁中，簡(jiǎn)單解釋兩個(gè)最常用的部分：

①設(shè)計(jì)特性的比較?！?CompareonlyECORegisteredParts：僅僅比較ECO注冊(cè)元件。●?CompareonlyECORegisteredAttributes：僅僅比較ECO注冊(cè)屬性。●?ComparePartDecals：比較PartDecals?！?ComparePartPlacement：比較元件布局(如果只是比較兩個(gè)PCB文件的網(wǎng)絡(luò)表的差異，那就沒有必要選中這一項(xiàng))?！?CompareNetScheduling：比較內(nèi)容包括軟件ePlanner產(chǎn)生的NetScheduling。

②PCB設(shè)計(jì)文件中各個(gè)對(duì)象名稱的比較?！?CompareNetNamesandReferenceDesignators.RenameasNecessary：比較網(wǎng)絡(luò)名和元件編號(hào)的差異。如果要求更新，那么重新命名。對(duì)于已經(jīng)完成的布線，最好做最小的改動(dòng)，所以可能導(dǎo)致元件交換。比如，將R1重新命名為R12，R12重新命名為R1。●?CompareNetNamesandReferenceDesignators.PrefertoAddorDeletePartsInsteadofRenaming：比較網(wǎng)絡(luò)名和元件編號(hào)的差異。如果要求更新，可以不采用重新命名的方法，而是采用增加或刪除元件的方法。盡量少交換元件位置，盡量減少設(shè)計(jì)瓦解的可能。●?CompareConnectivityandTopology(notnames).RenameasNecessary：不用網(wǎng)絡(luò)名和元件編號(hào)比較差異，而是用引腳名、元件類型等比較差異，也就是只比較兩個(gè)文件在電路拓?fù)浣Y(jié)構(gòu)上的異同。這適用于設(shè)計(jì)過程中更改過網(wǎng)絡(luò)名、元件編號(hào)等，比如執(zhí)行過重新編號(hào)這樣的自動(dòng)操作。

(11)在【Comparison】標(biāo)簽頁中，選中“CompareonlyECORegisteredParts”選項(xiàng)和“CompareNetNamesandReferenceDesignators.RenameasNecessary”選項(xiàng)。

(12)切換到【Compare/ECOTools】對(duì)話框的【Update】標(biāo)簽頁，如圖13-12所示。圖13-12【Update】標(biāo)簽頁

(13)不要選中“UpdateOriginalDesign”選項(xiàng)，然后單擊按鈕，執(zhí)行比較操作。在比較過程中，系統(tǒng)會(huì)調(diào)出如圖13-13所示的狀態(tài)信息。狀態(tài)信息表明，這兩個(gè)文件的網(wǎng)絡(luò)表有差異。

(14)單擊如圖13-13所示的狀態(tài)信息對(duì)話框中的按鈕，調(diào)出3個(gè)記事本文件，其中一個(gè)詳細(xì)記錄了原始文件和新文件的差異，如圖13-14所示。如圖13-14所示的信息表明：新文件有一個(gè)元件R7，而原始文件沒有，原始文件有一個(gè)元件R1，而新文件沒有，原始文件的網(wǎng)絡(luò)+12?V、ANI0-23、N15218918與新文件的網(wǎng)絡(luò)5FROMJACK、N14992676不匹配，等等。圖13-13比較過程中的狀態(tài)顯示信息圖13-14原始文件與新文件的差異報(bào)表根據(jù)如圖13-14所示的這些信息，再仔細(xì)查看OriginalPCB.pcb和OriginalSch.dsn，它們確實(shí)存在這些差異，讀者可以考慮到底是OrCAD電路原理圖正確還是PCB設(shè)計(jì)文件正確，然后作出手工修改。

(15)為了示范，這里采用新文件更新原始文件，操作為：切換到【Compare/ECOTools】對(duì)話框的【Update】標(biāo)簽頁，如圖13-12所示，選中“UpdateOriginalDesign”選項(xiàng)，然后單擊按鈕。這樣根據(jù)新文件的內(nèi)容，系統(tǒng)就會(huì)把原始文件多余的元件和網(wǎng)絡(luò)刪除，增加原始文件沒有的元件和網(wǎng)絡(luò)。13.7PCB設(shè)計(jì)的后處理操作在PCB設(shè)計(jì)完成后，可以做以下幾種后處理工作。

1．統(tǒng)計(jì)報(bào)表如果用戶想知道某個(gè)PCB設(shè)計(jì)文件中的這些情況：PartType的數(shù)量，PCBDecal的數(shù)量，過孔的數(shù)量，信號(hào)網(wǎng)絡(luò)的數(shù)量等，那么最好使用PADSLayout的統(tǒng)計(jì)報(bào)表功能。操作實(shí)例：生成PCB統(tǒng)計(jì)報(bào)表

(1)打開PCB文件，在PCB設(shè)計(jì)窗口執(zhí)行【File】→【Reports…】菜單命令，調(diào)出【Reports】對(duì)話框，如圖13-15所示。圖13-15【Reports】對(duì)話框

(2)選中“SelectReportFilesforOutput”列表框中的“Statistics”項(xiàng)，然后單擊“Apply”按鈕，生成如圖13-16所示的報(bào)表。

(3)選中【SelectReportFilesforOutput】列表框中的“PartsList2”項(xiàng)，然后單擊“Apply”按鈕，生成如圖13-17所示的報(bào)表。圖13-16統(tǒng)計(jì)結(jié)果圖13-17以元件類型為關(guān)鍵索引的元件列表

2．版本轉(zhuǎn)換通常，低版本的文件可以在高版本的軟件中打開。為了在低版本的軟件中打開高版本的PCB文件，PADSLayout2007軟件具有版本轉(zhuǎn)換功能，這樣就方便了PCB工程師之間的交流。操作實(shí)例：生成低版本的PCB設(shè)計(jì)文件

(1)打開PCB文件，在PCB