數(shù)字電路與邏輯設(shè)計(jì) 課件 6-組合邏輯電路

組合邏輯電路3片上微控制系統(tǒng)原理與項(xiàng)目設(shè)計(jì)第六講授課內(nèi)容組合電路分析與設(shè)計(jì)基本組合電路模塊加/減法器數(shù)據(jù)選擇器/分配器數(shù)值比較器編/譯碼器競(jìng)爭(zhēng)與冒險(xiǎn)競(jìng)爭(zhēng)與冒險(xiǎn)由于邏輯門存在延遲時(shí)間以及信號(hào)的傳輸路徑不同，當(dāng)輸入信號(hào)電平發(fā)生瞬間變化時(shí)，電路可能產(chǎn)生與穩(wěn)態(tài)時(shí)邏輯功能不一致的錯(cuò)誤輸出，這種現(xiàn)象就是電路中的競(jìng)爭(zhēng)與冒險(xiǎn)。當(dāng)某一個(gè)輸入變量發(fā)生變化時(shí)，由于傳輸路徑不同，到達(dá)電路中某一個(gè)門的輸入端的時(shí)間有先有后，這種時(shí)差現(xiàn)象稱為競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而使電路輸出端產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險(xiǎn)。邏輯冒險(xiǎn)的判別1.代數(shù)法若組合邏輯電路的輸出函數(shù)表達(dá)式會(huì)出現(xiàn)下列形式之一，則存在邏輯冒險(xiǎn)現(xiàn)象：F=X+X?時(shí)，存在0型冒險(xiǎn)（負(fù)向毛刺）；F=X?X?時(shí)，存在1型冒險(xiǎn)（正向毛刺）。這里X為有競(jìng)爭(zhēng)條件的變量且可能產(chǎn)生冒險(xiǎn)現(xiàn)象。【例3.6.1】判斷F=AC+A?B+A?C是否存在邏輯冒險(xiǎn)。解：由F函數(shù)表達(dá)式可以看出，變量A和C具有競(jìng)爭(zhēng)條件（因?yàn)锳和C都有多個(gè)傳輸路徑）。當(dāng)BC=11時(shí)，F(xiàn)=A+A?，因此可能產(chǎn)生0型冒險(xiǎn)。C雖然經(jīng)過(guò)不同的路徑傳輸，但不能變?yōu)镃+C?的形式，故不可能產(chǎn)生冒險(xiǎn)。2.K圖法若K圖中有兩個(gè)K圈相切且相切處未被其它K圈包圍，則可能發(fā)生冒險(xiǎn)現(xiàn)象。冒險(xiǎn)現(xiàn)象的消除1.增加冗余項(xiàng)消除邏輯冒險(xiǎn)2.加濾波電路消除毛刺的影響3.加選通信號(hào)避開(kāi)毛刺組合邏輯-習(xí)題1

組合邏輯-習(xí)題2某電路模塊名稱為CMP，輸入信號(hào)為x1,x0,y1,y0，輸出信號(hào)為f，其中x1x0表示一個(gè)2位二進(jìn)制數(shù)X，y1y0表示一個(gè)2位二進(jìn)制數(shù)Y，當(dāng)X=Y時(shí)，輸出f置為1；否則，輸出f置為0。寫(xiě)出真值表、卡諾圖及邏輯表達(dá)式實(shí)現(xiàn)該系統(tǒng)（門電路或VerilogHDL語(yǔ)言）。組合邏輯-習(xí)題3路由器將多臺(tái)計(jì)算機(jī)連接在一起，并允許它們相互發(fā)送消息。如果兩臺(tái)或多臺(tái)計(jì)算機(jī)同時(shí)發(fā)送消息，則消息"沖突"，并且必須重新發(fā)送消息。使用組合設(shè)計(jì)過(guò)程，為連接4臺(tái)計(jì)算機(jī)的路由器創(chuàng)建沖突檢測(cè)電路。該電路有4個(gè)標(biāo)記為M0至M3的輸入，當(dāng)相應(yīng)的計(jì)算機(jī)發(fā)送消息時(shí)為1，否則為0。該電路有一個(gè)標(biāo)記為C的輸出，當(dāng)檢測(cè)到碰撞時(shí)為1，否則為0。①