2016vlsi設(shè)計(jì)基礎(chǔ)5 -單元庫

VLSI設(shè)計(jì)基礎(chǔ)第5章單元庫設(shè)計(jì)技術(shù)

（2016）東南大學(xué)單偉偉（2）

規(guī)則陣列的有什么特點(diǎn)？優(yōu)點(diǎn)和缺點(diǎn)單元庫設(shè)計(jì)技術(shù)是當(dāng)今VLSI設(shè)計(jì)的主流技術(shù)。單元庫是“專家系統(tǒng)”，是由經(jīng)過精心設(shè)計(jì)和優(yōu)化的電路單元模塊組成。優(yōu)點(diǎn)：設(shè)計(jì)方法簡單（編程），不需完整制造工藝，只需少數(shù)幾層mask，成本低，設(shè)計(jì)周期短→適合小批量生產(chǎn)缺點(diǎn)：性能差、集成密度低（ROM點(diǎn)陣的稀疏性）

當(dāng)我們談VLSI設(shè)計(jì)，我們談什么？（3）本章概要：單元庫概念標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)單元庫輸入/輸出單元

積木塊設(shè)計(jì)技術(shù)（4）5.1單元庫概念

門陣列的缺點(diǎn)假定un/up=2.5，N管寬長比W/L=1，若要求左圖NOR2最壞情況下tr=tf，P管寬長比應(yīng)為多少？（5）(W/L)p=5,(W/L)n=1,最壞情況下的上升時(shí)間與下降時(shí)間的比為多少？（假設(shè)電子/空穴遷移率比值=2.5）（W/L）=1/3（W/L）=5/25.1單元庫概念

門陣列的缺點(diǎn)（6）5.1單元庫概念單元庫是“專家系統(tǒng)”是聯(lián)系底層電路和上層設(shè)計(jì)的紐帶，是VLSI設(shè)計(jì)的基礎(chǔ)，借助這個(gè)設(shè)計(jì)技術(shù)可以獲得性能優(yōu)越的VLSIC。

（7）單元庫設(shè)計(jì)技術(shù)的目標(biāo)：全局和局部都被優(yōu)化。

全局優(yōu)化是由設(shè)計(jì)系統(tǒng)對(duì)邏輯單元進(jìn)行布局和布線優(yōu)化迭代完成，生成符合某些目標(biāo)函數(shù)要求的設(shè)計(jì)結(jié)果。

局部優(yōu)化則是通過對(duì)基本邏輯單元精心設(shè)計(jì)完成，兩者的結(jié)合才能得到滿意的設(shè)計(jì)結(jié)果。單元庫技術(shù)所面對(duì)的是具有一定邏輯操作和運(yùn)算功能的部件，它可能是一個(gè)邏輯門或是一個(gè)功能塊，甚至是一個(gè)功能相對(duì)完整的子系統(tǒng)。單元庫分類：標(biāo)準(zhǔn)單元（Standardcell),IOcell,Memory(RAM,ROM)。5.1單元庫概念優(yōu)化的目標(biāo)？真實(shí)的單元庫揭秘

（標(biāo)準(zhǔn)單元庫、IO庫）（8）VLSI設(shè)計(jì)流程：系統(tǒng)設(shè)計(jì)->綜合成網(wǎng)表->布局布線->版圖（9）單元網(wǎng)表.subckt inhdv4 znivddvss.mn0znivssvssn12llw=350nl=60n.mp0znivddvddp12llw=500nl=60n.ends inhdv4通過版圖抽取單元的實(shí)際網(wǎng)表供后仿真使用。單元Verilog模型（10）單元Lib庫文件通過對(duì)單元網(wǎng)表的仿真將單元的時(shí)序、功耗等信息描述出來，供DC、PR、STA等后端設(shè)計(jì)步驟使用。單元版圖描述實(shí)際半導(dǎo)體工藝生產(chǎn)時(shí)用到的各種掩膜層信息。單元版圖Lib庫文件Schematic原理圖或網(wǎng)表仿真單元網(wǎng)表Framview文件Verilog模型cadenceLVS提取建庫工具如siliconsmartMilkway單元建庫的一般流程（12）每一個(gè)標(biāo)準(zhǔn)單元，在單元庫中有相應(yīng)的三個(gè)部分描述：邏輯符號(hào)描述是一個(gè)圖形符號(hào)，它代表一個(gè)邏輯。單元拓?fù)涫菍?duì)單元的外部尺寸和出線位置的描述。單元版圖由人工設(shè)計(jì)，標(biāo)準(zhǔn)單元的版圖和工藝選擇、工藝水平關(guān)系很大。一套標(biāo)準(zhǔn)單元庫只能對(duì)應(yīng)一條工藝線5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)單元描述

（13）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)單元描述

標(biāo)準(zhǔn)單元具有下列特征:

具有相同的高度，可以具有不同的寬度;

單元的電源線和地線通單元的上下端，從單元的左右兩側(cè)同時(shí)出線，電源、地線在兩側(cè)的位置相同，線的寬度一致;

單元的輸入/輸出端安排在單元的上下兩邊，要求至少有一個(gè)信號(hào)端可以在單元的上邊和下邊兩個(gè)方向同時(shí)引出，各引出線的位置及間隔以某個(gè)數(shù)值單位進(jìn)行量化。（14）示例:單元庫版圖，與ROM、門陣列有何不同？（15）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)一些示例:

SMIC0.18um標(biāo)準(zhǔn)單元庫的datasheet示例:

（18）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)一些示例:讀版圖，這是什么邏輯單元

（19）AND-OR=AND-NOR-NOTAND-NOR5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)一些示例:

標(biāo)準(zhǔn)單元的整體結(jié)構(gòu)采用“行式結(jié)構(gòu)”，單元拼接以后，單元行的電源和地線自動(dòng)連在一起（20）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)因此，整體結(jié)構(gòu)的電源、地線布線僅僅是對(duì)單元行外部進(jìn)行。具體IC設(shè)計(jì)時(shí)，根據(jù)具體邏輯，將相應(yīng)的標(biāo)準(zhǔn)單元從單元庫中調(diào)出，排列成行根據(jù)相鄰兩行的需要，決定布線通道的寬度，進(jìn)行布線和I/O單元的連接，（21）單元行:（22）

首先，對(duì)輸入邏輯進(jìn)行標(biāo)準(zhǔn)單元結(jié)構(gòu)的布局，這時(shí)采用的是標(biāo)準(zhǔn)單元庫中單元拓?fù)鋱D。

其次，根據(jù)輸入邏輯的網(wǎng)絡(luò)進(jìn)行布線，得到連接關(guān)系圖。

最后，將單元版圖填入單元拓?fù)洌⒕€網(wǎng)連接關(guān)系轉(zhuǎn)換為具體的布線即線網(wǎng)的幾何圖形。而單元的邏輯符號(hào)僅僅是用于原理圖編輯和模擬。

用標(biāo)準(zhǔn)單元技術(shù)實(shí)現(xiàn)集成電路或集成系統(tǒng)的過程，通常分為三步。5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)單元庫設(shè)計(jì)

課堂練習(xí):讀版圖，這是什么邏輯單元？

（23）（24）（25）（26）標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)的特點(diǎn)：

1.標(biāo)準(zhǔn)單元是一個(gè)具有規(guī)則外部形狀的單元，其內(nèi)容是優(yōu)化設(shè)計(jì)的邏輯單元版圖，各單元的規(guī)模應(yīng)相近，并遵循一致的引線規(guī)則。2.一個(gè)標(biāo)準(zhǔn)單元庫內(nèi)的所有單元遵循同一的工藝設(shè)計(jì)規(guī)則，一個(gè)單元庫對(duì)應(yīng)一條或一組完全相同的工藝線。也就是說，當(dāng)工藝發(fā)生變化時(shí)，單元庫必須修改或重建。3.不論是局部邏輯或是完整的集成電路或系統(tǒng)，用標(biāo)準(zhǔn)單元實(shí)現(xiàn)的版圖采用“行式結(jié)構(gòu)”，即各標(biāo)準(zhǔn)單元排列成行。5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)單元庫設(shè)計(jì)

任何一種設(shè)計(jì)技術(shù)、版圖結(jié)構(gòu)都需要輸入/輸出單元。想想看，I/O單元有什么作用？連接芯片內(nèi)部與芯片外部系統(tǒng)（壓焊塊）重要的功能：對(duì)外的驅(qū)動(dòng)對(duì)內(nèi)提供內(nèi)外的隔離和輸入保護(hù)功能I/O單元的形式

I/OPAD不僅是壓焊塊，還有電路，需電源和地線連通。壓焊塊用于連接芯片與封裝管座，這些壓焊塊通常是邊長幾十微米的矩形。

大部分I/OPAD都是以標(biāo)準(zhǔn)單元的結(jié)構(gòu)形式出現(xiàn)。通常具有等高不等寬的外部形狀。5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（28）1.輸入單元

輸入單元：承擔(dān)對(duì)內(nèi)部電路的保護(hù)主要目的是ESD（ElectrostaticDischarge）保護(hù)為什么需要ESD保護(hù)？ESD引起芯片失效，包括兩種機(jī)制：瞬態(tài)高電流所產(chǎn)生的局部高熱量引起硅半導(dǎo)體材料或者金屬互連線燒毀；ESD放電過程產(chǎn)生的高電壓使得芯片上的柵氧化層擊穿。5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（29）ESD保護(hù)的基本原理ESD防護(hù)的基本思想：讓靜電通過一個(gè)低阻抗并聯(lián)通道進(jìn)行放電，同時(shí)將ESD電壓鉗制在一個(gè)足夠低的電平，避免硅/金屬互連線燒毀或者柵氧化層擊穿。輸入保護(hù)分為單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)，還可利用PN結(jié)的擊穿特性。正向偏置的二極管或者反向偏置的二極管都可以作為ESD防護(hù)器件。（30）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）雙二極管、電阻結(jié)構(gòu)的ESD保護(hù)電路單二極管、電阻結(jié)構(gòu)的ESD保護(hù)電路（31）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）思考：為什么雙二極管結(jié)構(gòu)的保護(hù)電路版圖如此復(fù)雜？環(huán)狀結(jié)構(gòu)（32）補(bǔ)充：可控硅效應(yīng)（閂鎖效應(yīng)latchup）標(biāo)準(zhǔn)CMOS工藝的器件結(jié)構(gòu)存在寄生三極管，隱含著一個(gè)pnpn閂鎖夾層，形成正反饋回路Latch－Up發(fā)生的條件是正反饋環(huán)路的環(huán)路增益大于1，并且存在某種原因使得至少有一個(gè)雙極型晶體管進(jìn)入正向有源工作區(qū)。防范措施：版圖上做保護(hù)環(huán)，減小襯底和阱寄生阻抗的大小。襯底保護(hù)環(huán)，阱保護(hù)環(huán)可控硅效應(yīng)(栓鎖效應(yīng))（33）（34）P阱（35）有源區(qū)（36）多晶硅（37）P+區(qū)D1的陽極接電阻端D2的陽極接地（38）N+區(qū)D1的陰極接VddD2的隔離環(huán)D2的陰極，接電阻端（39）引線孔（40）金屬（41）復(fù)合圖（42）2.輸出單元

思考：輸出單元需要ESD保護(hù)嗎？它的作用？輸出單元的主要任務(wù)是提供一定的驅(qū)動(dòng)能力。此外，還承擔(dān)了一定的邏輯功能，單元具有一定的可操作性。與輸入電路相比，輸出單元的電路形式比較多。主要的輸出單元包括：倒相輸出、同相輸出、三態(tài)輸出，以及金屬掩膜編程的輸入輸出單元。5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）共用摻雜區(qū)：源共用、漏共用、源漏共用（I/OPAD）設(shè)計(jì)中需要用到的基礎(chǔ)知識(shí)：回顧：

2.4.2大尺寸MOSFET的版圖設(shè)計(jì)（44）倒相輸出I/OPAD

5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（45）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）考慮輸出單元的速度時(shí)，大尺寸電路的設(shè)計(jì)需考慮前級(jí)驅(qū)動(dòng)問題。帶大電容負(fù)載時(shí)，直接驅(qū)動(dòng)會(huì)有什么后果？CLR0帶大電容負(fù)載時(shí)的倒相器鏈驅(qū)動(dòng)結(jié)構(gòu)（46）倒相器鏈驅(qū)動(dòng)結(jié)構(gòu)倒相器鏈的總延時(shí)C0R0fCgR0總時(shí)間：

由于每一級(jí)的驅(qū)動(dòng)能力放大倍，N級(jí)倒相器的驅(qū)動(dòng)能力就放大了倍，所以。？R0/f每級(jí)比前級(jí)放大f倍一級(jí)倒相器的延時(shí)倒相器鏈中一級(jí)的延時(shí)（47）f的取值5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（48）同相輸出I/OPAD

同相輸出實(shí)際上就是“倒相+倒相”，或采用類似于圖5.7所示的偶數(shù)級(jí)的倒相器鏈。三態(tài)輸出I/OPAD5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（49）（50）（51）（52）（53）（54）（55）（56）開漏輸出單元5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（57）掩膜編程的輸入輸出單元

5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）P+P+P-N-（58）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（59）5.2

標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)輸入、輸出單元（I/OPAD）（60）5.2

標(biāo)準(zhǔn)單