數(shù)字系統(tǒng)設(shè)計 - 期末復(fù)習(xí)

?

Digital

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Design1數(shù)字系統(tǒng)設(shè)計

回顧Digital

System

Design

I?

Digital

System

Design2Spring

2014

ZDMC基本公式

根據(jù)與、或、非的定義，得布爾恒等式序號公式序號公式101112131415161718

1′

=

0;

0′=

1

1

+

A=

1

0

+A=A

A+A=A

A

+

A′

=

1

A

+B

=

B

+

AA

+

(B

+C)

=

(A

+

B)

+

C

A

+

B

C

=

(A

+B)(A

+C)

(A+

B)

′

=

A′B′123456789

0

A

=

0

1

A

=

A

AA=A

A

A′=

0

AB=BA

A

(B

C)

=

(A

B)

CA

(B

+C)

=

A

B

+

A

C

(A

B)

′

=

A′

+

B′

(A

′)

′

=

A?

Digital

System

Design3Spring

2014

ZDMC最小項

m：

m是乘積項

包含n個因子

n個變量均以原變量和反變量的形式在m中出

現(xiàn)一次

編號

對于n變量函數(shù)

有2n個最小項邏輯函數(shù)的兩種標準形式最小項之和最大項之積A

B

C?

Digital

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Design4Spring

2014

ZDMC最大項的編號：最大項取值對應(yīng)編號A

B

C

十進制數(shù)76543210M7M6M5M4M3M2M1M0A

B

C

1

1

1A

B

C

1

1

0A

B

C

1

0

1A

B

C

1

0

0A

B

C

0

1

1A

B

C

0

1

0A

B

C

0

0

1

0

0

0

k

m

Y

)

(

k

k

M

m

Y?

Digital

System

Design5

Y

miY

mk

k

i

k

i

i

k

i

k

Spring

2014

ZDMC?

Digital

System

Design6Spring

2014

ZDMC卡諾圖化簡法

邏輯函數(shù)的卡諾圖表示法

實質(zhì)：將邏輯函數(shù)的最小項之和的以圖形的方式表示出來以2n個小方塊分別代表

n

變量的所有最小項，并將它們排列成矩陣，而且使幾何位置相鄰的兩個最小項在邏輯上也是相鄰的（只有一個變量不同），就得到表示n變量全部最小項的卡諾圖。?

Digital

System

Design7Spring

2014

ZDMC

用譯碼器設(shè)計組合邏輯電路1.

基本原理

3位二進制譯碼器給出3變量的全部最小項;

。。。

n位二進制譯碼器給出n變量的全部最小項;

任意函數(shù)

將n位二進制譯碼輸出的最小項組合起來，可獲

得任何形式的輸入變量不大于n的組合函數(shù)

Y

∑

mi?

Digital

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Design8Spring

2014

ZDMC采用數(shù)據(jù)選擇器設(shè)計組合電路

基本原理

Y=

D0A1’A0’

+D1A1’A0+D2A1A0’

+

D3A1A0

具有n-1位地址輸入的數(shù)據(jù)選擇器，可實現(xiàn)n個變

量布爾函數(shù)。

數(shù)據(jù)選擇器就是一個帶或（OR）

門的譯碼器

D0

D1

Y

D2

D3

A1

A0?

Digital

System

Design9Spring

2014

ZDMC

加法器：半加器Half

Adder,

HA半加器，不考慮來自低位的進位，將兩個1位的二進制數(shù)相加.我們指定符號S(for

sum)

and

CO(for

carry)

to

the

outputs。輸入為A和B。0011010101100001

S

A

BCO

AB

真值表the

truth

table輸

入

輸

出A

B

S

CO一個異或門和一個與門?

Digital

System

Design10Spring

2014

ZDMC兩個半加器和1個或門實現(xiàn)全加器COSABCI

SHA1

CO

SHA2

COFA11Spring

2014

ZDMC兩個半加器和1個”或”門實現(xiàn)全加器HAHACOSAiBiCIiPiGiPi

XOR

CIi

COCIi+1=Gi+PiCIi

Pi進位傳播

Gi進位產(chǎn)生?

Digital

System

DesignS

(ABCI

'

ABCI

ABCI

ABCI

')'CO

(AB'

BCI

'

ACI

')'?

Digital

System

Design12Spring

2014

ZDMCA00001111輸

B

0

0

1

1

0

0

1

1入

CI

0

1

0

1

0

1

0

1輸S01101001出CO00010111'

'

'

'

'

'

'74LS18374HC183全加器Full

Adder,

FA

將兩個1位二進制數(shù)A,B及來自低位的進位CI相加?

Digital

System

Design13Spring

2014

ZDMC數(shù)值比較器

MAGNITUDE

COMPARATOR

用來比較兩個二進制數(shù)的數(shù)值大小一、1位數(shù)值比較器A,B比較有三種可能結(jié)果

A

B(A

1,B

0)則AB'

1,

Y(A

B)

AB'

A

B(A

0,B

1)則A'B

1,

Y(A

B)

A'B

A

B(A,B同為0或1),

Y(A

B)

(A

B)'?

Digital

System

Design14Spring

2014

ZDMC組合邏輯電路中的競爭-冒險現(xiàn)象

競爭-冒險現(xiàn)象及成因

一、什么是“競爭”

兩個輸入“同時向相反的邏輯電平變化”，稱存在“競爭”

二、因“競爭”而可能在輸出產(chǎn)

生尖峰脈沖的現(xiàn)象，稱為

“競爭-冒險”。?

Digital

System

Design15Spring

2014

ZDMCVerilog

Operators00X110X1?

Digital

System

Design16Spring

2014

ZDMCRQQ'Q(t+

)RSQ(t)SSRQ(t)Q(t+

)000001010011110001010011111101XXholdresetsetnot

allowedcharacteristic

equationQ(t+

)

=

S

+

R’

Q(t)R-S

Latch

Analysis

Break

feedback

pathQ(t)RS?

Digital

System

Design17Spring

2014

ZDMC10

gatesD

Flip-Flop

Make

S

and

R

complements

of

each

other

Eliminates

1s

catching

problem

Can't

just

hold

previous

value

(must

have

new

value

ready

every

clock

period)

Value

of

D

just

before

clock

goes

low

is

what

is

stored

in

flip-

flop

Can

make

R-S

flip-flop

by

adding

logic

to

make

D

=

S

+

R'

QDQ'Qmaster

stageslave

stageP'PCLKRSQ'

QRSQ'

Q?

Digital

System

Design觸發(fā)器Flip-Flop分類

邏輯功能分類

RS鎖存器JK觸發(fā)器T觸發(fā)器D觸發(fā)器

邏輯功能指按觸發(fā)器的次態(tài)和現(xiàn)態(tài)及輸入信號之間的邏輯關(guān)系.

特性表

特性方程

狀態(tài)轉(zhuǎn)換圖18Spring

2014

ZDMC

特性表/真值表?

Digital

System

DesignRS

鎖存器

特性方程Qn+1=S+R’Qn19Spring

2014

ZDMC01S=1,R=0S=0,R=1S=X,R=0

RS

Latch的狀態(tài)轉(zhuǎn)換圖

S=0,R=X

S

R

Qn

Qn+1000

01111001

10011010

10101010

01100保持

復(fù)位置位不定?

Digital

System

DesignJK

觸發(fā)器

特性方程:Qn+1=JQn’+K’Qn20Spring

2014

ZDMC01J=1,K=XJ=X,K=1J=X,K=0J=0,K=X

JK

FF的狀態(tài)轉(zhuǎn)換圖

特性表/真值表

J

K

Qn

Qn+1000

01111001

10011010

10101010

01110保持

復(fù)位置位翻轉(zhuǎn)?

Digital

System

DesignT

觸發(fā)器

特性方程:Qn+1=TQn’+T’Qn

T

FF的狀態(tài)轉(zhuǎn)換圖

21Spring

2014

ZDMC01T=1T=1T=0T=0

特性表/真值表

T

Qn

Qn+1001

1010

1011

0保持翻轉(zhuǎn)

T’觸發(fā)器：T=1,

Qn+1=Qn’JK觸發(fā)器的兩個輸入端連在一起作為T端，可以構(gòu)成T

Flip-flop?

Digital

System

DesignD

觸發(fā)器

特性方程:Qn+1=D

D

FF的狀態(tài)轉(zhuǎn)換圖22Spring

2014

ZDMC01D=1D=1D=1D=0

特性表/真值表

D

Qn

Qn+1001

1010

1001

1resetset?

Digital

System

Design23Spring

2014

ZDMCFSM:有限狀態(tài)機

采用輸入信號和電路狀態(tài)的邏輯函數(shù)去描述時

序電路邏輯功能的方法

Mealy型

輸出信號取決于存儲電路狀態(tài)和輸入變量

Moore型

輸出只是存儲電路現(xiàn)態(tài)的函數(shù)inputsnext

statecurrent

state

輸出與時鐘同步

combinationallogicMealy

outputs

combinational

Moore

outputs

logic?

Digital

System

Design24clear

sets

the

register

contentsand

output

to

0s1

and

s0

determine

the

shift

function

s0

s1

function

0

0

hold

state

0

1

shift

right

1

0

shift

left

1

1

load

new

inputinput

left_inleft_outclear

s0

s1right_outright_in

clockUniversal

Shift

Register

Holds

4

values

Serial

or

parallel

inputsSerial

or

parallel

outputsPermits

shift

left

or

rightShift

in

new

values

from

left

or

right

outputSpring

2014

ZDMC0

1

2

3

s0

and

s1?

Digital

System

Design25Nth

cellQDQ[N-1]

(left)Q[N+1](right)Input[N]to

N-1th

cell

to

N+1th

cellCLKCLEAR

control

muxclear100s0–00s1–01new

value0outputoutput

value

of

FF

to

left

(shift

right)001101output

value

of

FF

to

right

(shift

left)inputDesign

of

Universal

Shift

Register

Consider

one

of

the

four

flip-flops

New

value

at

next

clock

cycle:Spring

2014

ZDMC26Universal

Shift

Register

Verilog

module

univ_shift

(out,

lo,

ro,

in,

li,

ri,

s,

clr,

clk);

output

[3:0]

out;

output

lo,

ro;

input

[3:0]

in;

input

[1:0]

s;

input

li,

ri,

clr,

clk;

reg

[3:0]

out;

assign

lo

=

out[3];

assign

ro

=

out[0];

always

@(posedge

clk

or

clr)

begin

if

(clr)

out

<=

0;

else

case

(s)

3:

out

<=

in;

2:

out

<=

{out[2:0],

ri};

1:

out

<=

{li,

out[3:1]};

0:

out

<=

out;

endcase

end

endmodule?

Digital

System

DesignSpring

2014

ZDMC1.

N

>

M原理：計數(shù)循環(huán)過程中設(shè)法跳過N－M個狀態(tài)。具體方法：置零法置數(shù)法27

異步置零法

同步置零法?

Digital

System

Design

異步預(yù)置數(shù)法

同步預(yù)置數(shù)法Spring

2014

ZDMCstatestate?

Digital

System

Design28Spring

2014

ZDMCTwo

Kinds

of

FSMs(兩類有限狀態(tài)機)

Moore

MachinevsMealy

MachineCombinational

Logicstate(t+1)

=

F

(state(t),

input)Output

(t)

=

G

(state(t),

Input

)Inputstate(t+1)

=

F

(state(t),

input(t))Output

(t)

=

G

(state(t))InputState

/

outInputStateInput

/

Out?

Digital

System

Design29電路結(jié)構(gòu)框圖n線---2n線譯碼器二進制譯碼器地址輸入容量概念：“字”線：只有一個有

Spring

2014

ZDMC效“位”線：數(shù)據(jù)線地址線：A0A1...An-10單元1單元W0W1

.

.

.2n-1單元...D0

D1Db-1數(shù)據(jù)輸出地址譯碼器輸出緩沖器三態(tài)

OE控制

.

.

.W2n

1

容量=字×位

2n

b（bits）例

EPROM

27256共有15位地址，8位輸出，其容量：

215

8

262144

256K注意：1k=10241M=1024K1G=1024M核心

存儲矩陣?

Digital

System

Design30Spring

2014

ZDMC

Read

operation:

1.

Select

row

2.

Cell

pulls

one

line

low

and

one

high

3.

Sense

output

on

bit

and

bitWrite

operation:

1.

Drive

bit

lines

(e.g,

bit=1,

bit=0)

2.

Select

rowWhy

does

this

work?

When

one

bit-line

is

low,

it

will

force

output

high;

that

will

set

new

stateStatic

RAM

Cell

(靜態(tài)隨機訪問存儲器單元)Random-Access

Memory

6-Transistor

SRAM

Cellbitbitword(row

select)1001S1

S0?

Digital

System

Design31Spring

2014

ZDMCA00001111B00110011C01010101F10100011C'C'01F01

4:1

MUX23

A

BC'C'01FA

B

C1010001101234

8:1

MUX567

S2

S1

S0Multiplexers

as

LUTs

(cont’d)

2n-1:1

mux

can

implement

any

function

of

nvariables

With

n-1

variables

used

as

control

inputs

and

Data

inputs

tied

to

the

last

variable

or

its

complementExample:

F(A,B,C)

=

m0

+

m2

+

m6

+

m7

=

A'B'C'

+

A'BC'

+

ABC'

+

ABC

=

A'B'(C')

+

A'B(C')

+

AB'(0)

+

AB(1)?

Digital

System

Design32Spring

2014

ZDMC算法流程圖

Algorithmic

State

Machine

Chart

，

ASM

ASM圖用來描述控制器不同時間內(nèi)應(yīng)完成的一

系列操作，指出控制器狀態(tài)轉(zhuǎn)換、轉(zhuǎn)換條件以

及控制器的輸出.

ASM圖又稱為算法狀態(tài)機圖，它用符合來表示

系統(tǒng)的時序操作，類似于流程圖的形式，但又

不同于流程圖。

ASM圖中不僅反映了工作順序，而且還表明了

控制器的狀態(tài)轉(zhuǎn)換順序?

Digital

System

Design33Spring

2014

ZDMCASM圖中采用的符號和規(guī)則

ASM圖：狀態(tài)框數(shù)字系統(tǒng)控制序列中的狀態(tài)用狀態(tài)框表示，狀態(tài)框的形狀是一個矩形，框內(nèi)標出在此狀態(tài)下實現(xiàn)的寄存器傳輸操作或輸出輸出，狀態(tài)的名稱置于狀態(tài)框的左上角，分配給狀態(tài)的二進制代碼置于狀態(tài)框的右上角.?

Digital

System

Design34Spring

2014

ZDMC判斷框

菱形框內(nèi)填寫條件變量的判斷條件，經(jīng)判斷框后狀態(tài)轉(zhuǎn)移出現(xiàn)兩個或多個分支，如圖7.6中(a)所示。若條件是真，選定一個分支，若條件是假，選定另一個分支。圖7.6

(b)是由兩個判斷框構(gòu)成ASM圖的實例。?

Digital

System

Design35Spring

2014

ZDMC條件框

條件框的形狀為橢圓形，框內(nèi)填寫數(shù)據(jù)子系統(tǒng)進行的條件操作，框外填寫必需的條件輸出，條件框的輸入通道必定來自判斷框的分支，即條件框的操作或輸出必須是在同時滿足狀態(tài)與條件的情況下才進行。如圖7.7

(b)所示。當(dāng)系統(tǒng)處于狀態(tài)S1時，如果條件X1=0，那么CLR被清“0”，否則CLR保持不變，同時不論X1為何值，系統(tǒng)的下一狀態(tài)都是S2。?

Digital

System

Design36Spring

2014

ZDMC

計數(shù)器型控制器將所要求的控制狀態(tài)按一定原則進行編碼分配，就可設(shè)計出一種狀態(tài)計數(shù)器型控制器。圖中計數(shù)器含有n個觸發(fā)器，觸發(fā)器的狀態(tài)作為狀態(tài)變量以二進制編碼的形式賦于ASM流圖中的每一個狀態(tài)框，而條件輸出框不予賦值。使用寄存器產(chǎn)生控制狀態(tài)，使用譯碼器產(chǎn)生與每個狀態(tài)對應(yīng)的輸出信號。若使用一位熱位編碼，就不需要使用譯碼器。?

Digital

System

Design37Spring

2014

ZDMC微程序

微程序控制的基本思想，就是仿照通常的解題程序的方法，把所有的操作控制信號匯集一起編碼成所謂的微指令，存放在一個存儲單元里。系統(tǒng)運行時，一條又一條地讀出這些微指令，從而產(chǎn)生系統(tǒng)所需要的各種操作控制信號，以控制各邏輯部件執(zhí)行所規(guī)定的操作?？刂撇考ㄟ^控制線向執(zhí)行部件發(fā)出各種控制命令，我們把這種控制命令稱為微命令，而執(zhí)行部件接受微命令所執(zhí)行的操作叫作微操作。?

Digital

System

Design38Spring

2014

ZDMC微指令的典型結(jié)構(gòu)

微指令除給出微命令信息外，還應(yīng)給出測試判別信息。微指令中還包含一個下址字段，該字段將指明存儲器中下一條微指令的地址

。微程序是由若干條微碼指令組成的序列。?

Digital

System

Design39Spring

2014

ZDMC微程序控制器的一般結(jié)構(gòu)

控制存儲器存放微碼程序微命令寄存器當(dāng)前微碼指令的控制信息微地址寄存器存放下條微指令的地址地址轉(zhuǎn)移邏輯?

Digital

System

Design40Spring

2014

ZDMC一階電路的分析

解微分方程法前提？階躍信號

三要素法（1）三要素R時間常數(shù)τ：

RC,

L初始值x(0+)：

v