電子設計自動化智慧樹知到期末考試答案章節(jié)答案2024年哈爾濱職業(yè)技術(shù)學院

電子設計自動化智慧樹知到期末考試答案+章節(jié)答案2024年哈爾濱職業(yè)技術(shù)學院下列工具軟件中，屬于EDA工具軟件的有（）。

答案:QuartusII軟件;MAXPlusII軟件;Xilinx公司的FoundationVHDL結(jié)構(gòu)體包括（）。

答案:結(jié)構(gòu)體說明語句;功能描述語句;結(jié)構(gòu)體名進程語句（PROCESS）的內(nèi)部結(jié)構(gòu)包括（）。

答案:敏感信號列表;進程說明部分;順序描述語句VHDL語言中，屬于非法的標識符有。（）

答案:AND;RETURN;2_a在下列標識符中，不屬于關(guān)鍵字的是（）。

答案:MUX21;AND21下列VHDL端口定義中，可以將信號和數(shù)據(jù)讀回到內(nèi)部的模式有（）。

答案:BUFFER;INOUT;INEDA工具大致可以分為（）以及下載器等模塊。

答案:仿真器;設計輸入編輯器;hdl綜合器;適配器下列語句中不屬于順序語句的有（）。

答案:進程PROCESS語句;元件例化語句下列說法中，屬于EDA優(yōu)越性的（）。

答案:設計移植性好，效率高;用軟件的方式設計硬件;系統(tǒng)現(xiàn)場可編程，在線升級容易;設計輸入到硬件系統(tǒng)的轉(zhuǎn)換是由EDA工具軟件自動完成的下列語句中屬于時鐘邊沿檢測的語句有（）。

答案:IFclk’EVENTANDclk=’1’THEN;IFclk’EVENTANDclk=’0’THEN;IFRISING_EDGE(clk)THENQuartusII的EDA設計時，設計文件可以保存在（）。

答案:硬盤上;英文路徑的文件夾中;工程目錄中在進行EDA設計的編程或者配置時，需要使用到的設備有（）。

答案:下載線;計算機及EDA工具軟件;實驗開發(fā)系統(tǒng);直流穩(wěn)壓電源在VHDL的CASE語句中，條件句中的“=＞”不是操作符號，它只相當與THEN作用。（）

答案:對EDA的核心是利用計算機完成電子設計全程自動化，因此，基于計算機環(huán)境的EDA軟件極其重要、必不可少。）

答案:對在VHDL中，一個設計實體可以擁有一個或多個結(jié)構(gòu)體。（）

答案:對在VHDL語言中，與非邏輯操作符是NAND。（）

答案:對一個項目的輸入輸出端口是定義在結(jié)構(gòu)體中。（）

答案:錯在VHDL中，PROCESS本身是并行語句。（）

答案:對文本輸入是指采用硬件描述語言進行電路設計的方式。（）

答案:對在VHDL程序中，實體和結(jié)構(gòu)體是兩個必須的基本部分。（）

答案:對在VHDL的端口聲明語句中，用INOUT聲明端口為輸入輸出雙向方向。（）

答案:對在VHDL中，變量不能將信息帶出對它定義的當前設計單元。（）

答案:對VHDL語言中CASE語句屬于順序語句。（）

答案:對QuartusII的圖形設計文件類型是.bdf。（）

答案:對STD_LOGIC_1164程序包是IEEE庫中最常用的程序包。（）

答案:對QuartusII的原理圖設計文件的擴展名是（）。

答案:．bdfQuartusII是哪個公司的軟件（）。

答案:ALTERA在QuartusII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設計文件是否正確的過程稱為（）。

答案:綜合下列關(guān)于CASE語句的說法不正確的是（）。

答案:CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。VHDL語言是一種結(jié)構(gòu)化設計語言；一個設計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（）。

答案:器件的內(nèi)部功能變量是局部量可以寫在（）。

答案:進程中MAX7000系列是Altera公司目前銷量較大的產(chǎn)品,屬于高性能/高密度的（）。

答案:CPLD對于信號和變量的說法，哪一個是不正確的（）。

答案:信號用于作為進程中局部數(shù)據(jù)存儲單元在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（）。

答案:綜合器EDA直譯為（）。

答案:電子設計自動化在VHDL中，語句”FORIIN0TO7LOOP”定義循環(huán)次數(shù)為（）次。

答案:81987標準的VHDL語言對大小寫是（）。

答案:不敏感VHDL最常用的庫是（）。

答案:IEEE下列VHDL語句中，語法錯誤的語句有（）。

答案:y:=||a;;y＜=&&a;VHDL程序中常用的預定義程序包有（）。

答案:STD_LOGIC_1164程序包;STD_LOGIC_UNSIGNED程序包;STD_LOGIC_ARITH程序包;STD_LOGIC_SIGNED程序包VHDL設計實體包括（）。

答案:類屬說明語句;實體名;PORT語句;端口列表以下操作屬于EDA工程開發(fā)的步驟有（）。

答案:設置工程名;設置工程頂層實體名;設置目標器件;新建工程目錄（文件夾）簡單門電路設計包括（）。

答案:非門設計;2輸入或門設計、或非門設計;2輸入異或門設計;2輸入與門設計、與非門設計下列VHDL運算符中與等于關(guān)系運算=相同優(yōu)先級的運算有（）。

答案:＜=;＞;/=;＜常用EDA的設計輸入方式包括（）。

答案:狀態(tài)圖輸入;VerilogHDL文本輸入;原理圖輸入;VHDL文本輸入EDA設計實現(xiàn)過程中仿真包括（）。

答案:時序仿真;功能仿真以下操作屬于EDA設計輸入的有（）。

答案:VerilogHDL文本輸入;VHDL文本輸入;狀態(tài)圖輸入;原理圖輸入在進行EDA工程開發(fā)仿真時，需要完成以下（）環(huán)節(jié)。

答案:添加信號節(jié)點;設置輸入信號波形;運行仿真器;建立波形文件VHDL的操作符包括（）。

答案:關(guān)系操作符;符號操作符;算術(shù)操作符;邏輯操作符VHDL源程序的文件名不必與設計實體名相同，編譯不受影響。（）

答案:錯關(guān)鍵字VARIABLE定義的是變量。（）

答案:對關(guān)鍵字ARCHITECTURE定義的是結(jié)構(gòu)體。（）

答案:對在VHDL語言中，或邏輯操作符是OR。（）

答案:對在VHDL語言中，VHDL不等于關(guān)系運算符是/=。（）

答案:對在VHDL的IEEE標準庫中，預定義的標準邏輯數(shù)據(jù)STD_LOGIC有9種邏輯值。（）

答案:對在VHDL語言中，或非邏輯操作符是NOR。（）

答案:對在VHDL中，IF語句中至少應有1個條件句，條件句必須由布爾表達式構(gòu)成。（）

答案:對1987標準的VHDL語言中，標識符必須以英文字母開頭。（）

答案:對下列關(guān)于信號的說法不正確的是（）。

答案:在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。一個能為VHDL綜合器接受，并能作為—個獨立的設計單元的完整的VHDL程序稱為（）。

答案:設計輸入VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設計現(xiàn)行工作庫（）。

答案:WORK工作庫使用QuartusII工具軟件實現(xiàn)VHDL設計輸入，應采用（）方式。

答案:文本編輯EDA的中文含義是（）。

答案:電子設計自動化EPM7128SLC8-15具有多少個管腳（）。

答案:84個VHDL運算符優(yōu)先級的說法正確的是（）。

答案:NOT的優(yōu)先級最高VHDL語言中變量定義的位置是（）。

答案:結(jié)構(gòu)體中特定位置下面哪一個是QuarutsII中的波形編輯文件的后綴名（）。

答案:Vwf在執(zhí)行QuartusⅡ的（）命令，可以實現(xiàn)仿真。

答案:Simulator在VHDL中，用語句（）表示clock的上升沿。

答案:clock’EVENTANDclock=’1下列關(guān)于VHDL標識符的說法正確的是（）。

答案:標識符必須由英文字母開始，不連續(xù)使用下劃線，且不能以下劃線結(jié)束;標識符有26個英文字母和0-9十個數(shù)字以及下劃線組成，字母不區(qū)分大小寫;標識符不允許與VHDL的的關(guān)鍵字重合下列關(guān)于VHDL源程序名稱的說法中，錯誤有（）。

答案:文件名與實體名可以不同名;文件名與實體名無關(guān);文件名必須為16位字符在進行EDA工程開發(fā)時，在時序仿真完成后，編程或配置前，需要完成的操作有（）。

答案:設置未使用的引腳輸入高電阻狀態(tài);根據(jù)硬件資源規(guī)劃完成引腳鎖定;確認設置的目標器件與實驗開發(fā)系統(tǒng)目標器件一致下列有關(guān)VHDL中信號的說法不正確是（）。

答案:信號賦值采用代入符:=;信號賦值沒有延時在下列端口模式中，可以實現(xiàn)外部向內(nèi)部數(shù)據(jù)輸入的是（）。

答案:INOUT;IN下列器件中可以作為EDA工程開發(fā)的目標器件的有（）。

答案:CPLD;EPM7128SLC84-15;FPGA下列標識符中，（）是不合法的標識符。

答案:AND;9moon;Signal以下語句中屬于流程控制語句的有（）。

答案:IF語句;CASE語句以EDA方式設計實現(xiàn)的電路設計文件，最終可以編程下載到（）芯片中，完成硬件設計和驗證。

答案:FPGA;CPLDEDA開發(fā)工具軟件通常必須包括（）軟件包。

答案:綜合器;適配器EDA開發(fā)設計流程包括設計輸入和（）五個步驟。

答案:硬件調(diào)試;設計仿真;設計實現(xiàn);編程或配置下列操作中數(shù)據(jù)EDA開發(fā)設計流程的有（）。

答案:設計實現(xiàn);設計輸入;編程或配置;硬件調(diào)試在VHDL語言中，十六進制數(shù)16#E#E1對應的十進制數(shù)值是224。（）

答案:對在VHDL中,可以用語句clock’eventandclock=’0’表示檢測clock上升沿。（）

答案:錯關(guān)鍵字ENTITY定義的是實體。（）

答案:對在VHDL語句中，變量賦值是立即生效的。（）

答案:對在VHDL的端口聲明語句中，用IN聲明端口為輸入方向。（）

答案:對在VHDL語言中，非邏輯操作符是NOT。（）

答案:對當前最流行的并成為IEEE標準的硬件描述語言包括java和verilog。（）

答案:錯下面哪一條命令是QuartusII軟件中引腳鎖定的命令（）。

答案:assignments—＞assignmenteditorVHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Can’topenVHDL“WORK”其錯誤原因是（）。

答案:錯將設計文件存入了根目錄，并將其設定成工程。下列語句中，不屬于并行語句的是（）。

答案:CASE語句進程中的信號賦值語句，其信號更新是（）。

答案:在進程的最后完成VHDL中,為目標變量賦值符號是（）。

答案::=如果a=1,b=0，則邏輯表達式（aANDb）OR（NOTbANDa）的值是（）。

答案:1在VHDL中，用語句（）表示clock的下降沿。

答案:clock’EVENTANDclock=’0’下列設計中，屬于數(shù)字電子鐘設計的功能模塊有（）。

答案:數(shù)據(jù)選擇器（多路開關(guān)）設計;模24計數(shù)器設計;分頻器設計;模60計數(shù)器設計下列選項中是VHDL語言支持常用庫的有（）。

答案:STD庫;WORK庫;VITAL庫;IEEE庫下列有關(guān)2輸入與門實體名稱定義正確是（）。

答案:and_21;and21VHDL語言中數(shù)據(jù)對象主要包括（）。

答案:信號;變量;常量下列數(shù)據(jù)中不屬于實數(shù)的有（）。

答案:“1001”;3;‘1’VHDL程序包括（）等結(jié)構(gòu)。

答案:實體;結(jié)構(gòu)體;庫;程序包;配置下列語句中不屬于并行語句的有（）。

答案:LOOP語句;CASE語句;IF語句一般把EDA技術(shù)的發(fā)展分為CAD、CAE和EDA三個階段。（）

答案:對關(guān)鍵字PROCESS定義的是進程。（）

答案:對在EDA中，ISP的中文含義是在系統(tǒng)編程。（）

答案:對仿真是對電路設計的一種間接檢測方法。（）

答案:對描述項目具有邏輯功能的是（）。

答案:結(jié)構(gòu)體QuartusII的VHDL文本文件的擴展名是（）。

答案:．vhd適配器的功能是將將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的（）文件。

答案:下載在VHDL的CASE語句中，條件句中的“=＞”不是操作符號，它只相當與（）作用。

答案:THENVHDL屬于（）描述語言。

答案:硬件QuartusII工具軟件是Altera公司推出的（）EDA開發(fā)工具軟件。

答案:第四代以下關(guān)鍵字中屬于端口模式定義的有（）。

答案:OUT;INOUT;IN;BUFFERVHDL程序中經(jīng)常用到的庫有（）。

答案:STD庫;IEEE庫;WORK庫下列語言中，屬于硬件描述語言的有（）。

答案:VerilogHDL語言;VHDL語言;AHDL語言在VHDL程序的結(jié)構(gòu)體描述中，經(jīng)常采用（）描述方式。

答案:行為描述;結(jié)構(gòu)化描述;數(shù)據(jù)流描述在VHDL語言中，異或邏輯操作符是XOR。（）

答案:對將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為綜合器。（）

答案:對一個項目的功能描述是定義在實體中。（）

答案:錯VHDL語言中PROCESS語句屬于順序語句。（）

答案:錯QuartusII中編譯VHDL源程序時要求（）。

答案:文件名和實體名要相同在VHDL語言中，下列標識符中合法的標識符有（）。

答案:AND_21;OR21;AND21EDA的中文含義是電子設計自動化。（）

答案:對自頂向下設計過程中，描述器件總功能的模塊一般稱為（）。

答案:頂層設計在進行EDA工程編譯時，需要使用如下（）功能模塊。

答案:裝配器;時序分析器;綜合器;適配器下列VHDL文字中數(shù)據(jù)字符串型文字的有（）。

答案:“ERROR”;“1001”;“XY7R”一般把EDA技術(shù)的發(fā)展分為（）三個階段。

答案:CAD;EDA;CAE在進行數(shù)字電子鐘設計的硬件功能調(diào)試之前，需要完成（）步驟。

答案:功能模塊設計與仿真;功能分析與原理框圖繪制;系統(tǒng)頂層設計實現(xiàn)與仿真;編程或配置下列端口模式中可以將數(shù)據(jù)讀到設計內(nèi)部的有（）。

答案:IN;BUFFER;INOUT在VHDL程序中，（）是三個必須的基本部分。

答案:庫;實體;結(jié)構(gòu)體下列VHDL運算符中與AND運算相同優(yōu)先級的運算有（）。

答案:NAND;XOR;OR下列VHDL操作符中，屬于關(guān)系操作符的有（）。

答案:＜=;＞=;=;/=下列VHDL文字中，字符串型的文字有（）。

答案:“10011011”;“ERROR”;‘A’;“ABC”在進行EDA工程開發(fā)和硬件實現(xiàn)時，必備的條件包括（）。

答案:計算機;EDA開發(fā)軟件;硬件描述語言;實驗開發(fā)系統(tǒng)VHDL語言中，順序語句主要包括（）等。

答案:LOOP語句;CASE語句;IF語句;NEXT語句以下數(shù)據(jù)類型中屬于STD_LOGIC_1164程序包定義的有（）。

答案:STD_LOGIC_VECTOR;STD_LOGICVHDL的數(shù)據(jù)對象包括（），它們是用來存放各種類型數(shù)據(jù)的容器。

答案:信號;常量;變量在進行EDA設計硬件功能調(diào)試時，可能使用到的電子測量工具有（）。

答案:直流穩(wěn)壓電源;示波器;萬用表在VHDL語言中屬于賦值語句的有（）。

答案:信號賦值語句;選擇信號賦值語句;條件信號賦值語句;變量賦值語句實現(xiàn)一個完整的EDA工程開發(fā)，必須具備的條件有（）。

答案:計算機;EDA實驗開發(fā)系統(tǒng);EDA工具軟件下列VHDL數(shù)值型文字中，數(shù)值相等的選項有（）。

答案:16#A8;#10#168;#2#10101000以下數(shù)據(jù)類型中屬于常用的端口數(shù)據(jù)類型的有（）。

答案:INTEGER;BIT_VECTOR;STD_LOGIC;STD_LOGIC_VECTOR順序語句是構(gòu)成（）的基礎。

答案:過程PROCEDURE;函數(shù)FUNCTION;進程PROCESS下列VHDL文字中，整數(shù)型的文字有（）。

答案:45_234_287;56;156E2在VHDL語言的程序中，注釋使用--符號。（）

答案:對在VHDL的端口聲明語句中，用OUT聲明端口為輸出方向。（）

答案:對QuartusII工具紅的VHDL文本文件類型是.v。（）

答案:錯VHDL語言中IF語句屬于順序語句。（）

答案:對VHDL語言中LOOP語句屬于順序語句。（）

答案:對VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。（）

答案:對描述項目具有邏輯功能的是結(jié)構(gòu)體。（）

答案:對關(guān)鍵字SIGNAL定義的是信號。（）

答案:對1987標準的VHDL語言對26個英文字符不區(qū)分大小寫。（）

答案:對描述項目外部特性的是實體。（）

答案:對在EDA中，WORK庫是用戶的VHDL設計現(xiàn)行工作庫。（）

答案:對一個完整的VHDL程序應包含三個基本部分，即庫文件說明語句、實體定義語句和結(jié)構(gòu)體定義語句。（）

答案:對在VHDL語句中，信號賦值是延時生效的。（）

答案:對在VHDL中，語句”FORIIN0TO7LOOP”定義循環(huán)次數(shù)為7次。（）

答案:錯QuartusII的設計文件不能直接保存在硬盤根目錄。（）

答案:對在VHDL語言中，與邏輯操作符是AND。（）

答案:對在VHDL中，PROCESS內(nèi)部是順序語句。（）

答案:對以EDA方式設計實現(xiàn)的電路設計文件，最終可以編程下載到FPGA或者CPLD芯片中，完成硬件設計和驗證。（）

答案:對在EDA中，IP核的中文含義是知識產(chǎn)權(quán)核。（）

答案:對在VHDL程序中，一個項目的輸入輸出端口可以定義在任何位置。（）

答案:錯VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:VHDLsyntaxerror:signaldeclarationmusthave‘；’，butfoundbegininstead.其錯誤原因是（）。

答案:信號聲明缺少分號。下面數(shù)據(jù)中屬于位矢量的是（）。

答案:“11011”符合1987VHDL標準的標識符是（）。

答案:A_下面數(shù)據(jù)中屬于實數(shù)的是（）。

答案:4.2在執(zhí)行QuartusⅡ的（）命令，可以精確分析設計電路輸入與輸出波形間的延時量。

答案:TimingAnalyzerLIBRARYIEEE；USE（）.STD_LOGIC_1164.ALL；

答案:IEEE在EDA中，IP的中文含義是（）。

答案:知識產(chǎn)權(quán)核ASIC直譯為（）。

答案:專用集成電路在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是（）。

答案:進程由說明部分、結(jié)構(gòu)體部分和敏感信號三部分組成；不屬于順序語句的是（）。

答案:PROCESS語句QuartusⅡ的設計文件不能直接保存在（）。

答案:根目錄正確給變量X賦值的語句是（）。

答案:X:=A+b;關(guān)于1987標準的VHDL語言中，標識符描述正確的是（）。

答案:必須以英文字母開頭IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為（）。

答案:軟IPcyclone系列是Altera公司推出的主流產(chǎn)品，屬于高密度,高速度的（）。

答案:FPGAQuartusII中原理圖輸入文件的后綴是（）。

答案:BDF變量和信號的描述正確的是（）。

答案:信號可以帶出進程關(guān)鍵字ARCHITECTURE定義的是（）。

答案:結(jié)構(gòu)體VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其錯誤原因是（）。

答案:錯將設計文件的后綴寫成.tdf而非.vhd。在進行硬件調(diào)試過程中，只能采用修改EDA工程的方式解決調(diào)試遇到的問題。（）

答案:錯在進行頂層文件設計時，只能采用原理圖的輸入方式。（）

答案:錯在進行硬件調(diào)試過程中，只能采用修改硬件調(diào)整的方式解決調(diào)試遇到的問題。（）

答案:錯在VHDL程序設計過程中，繪制流程圖和狀態(tài)圖的過程屬于（）。

答案:算法設計在進行底層模塊設計時，只能采用文本輸入方式。（）

答案:錯在EDA的硬件調(diào)試過程中，通常要用到下列（）工具、儀器。

答案:萬用表;信號發(fā)生器;邏輯分析儀;示波器在VHDL語言中，&表示（）操作。

答案:并置在EDA工程開發(fā)與硬件調(diào)試過程中，通常要先進行（）。

答案:需求分析與頂層原理框圖繪制用VHDL語言編寫的EDA頂層設計文件，通常利用（）語句實現(xiàn)結(jié)構(gòu)化描述。

答案:元件例化語句用VHDL語言編寫的VHDL模塊程序，經(jīng)過編譯以后，可以生成被頂層（）的元件。

答案:調(diào)用在進行EDA工程開發(fā)時，仿真文件需要與（）同名。

答案:工程頂層實體Mealy型狀態(tài)機的輸出信號不僅與當前狀態(tài)有關(guān)，還與（）有關(guān)。

答案:輸入信號“次態(tài)”相對于“現(xiàn)態(tài)”而言，“次態(tài)”一旦被激活，就轉(zhuǎn)變?yōu)樾碌摹艾F(xiàn)態(tài)”了。（）

答案:對狀態(tài)機的輸出不僅與當前輸入信號有關(guān)，還與當前的狀態(tài)有關(guān)。（）

答案:對寄存器邏輯用于存儲（）。

答案:狀態(tài)狀態(tài)機的輸出不僅與當前輸入信號有關(guān)，還與當前的狀態(tài)有關(guān)，因此狀態(tài)機（）基本要素。

答案:動作;現(xiàn)態(tài);次態(tài);條件摩爾型狀態(tài)機的輸出信號只與（）狀態(tài)有關(guān)。

答案:當前狀態(tài)機一般包含（）兩部分。

答案:寄存器邏輯;組合邏輯在進行EDA工程開發(fā)時，頂層設計文件需要與（）同名。

答案:工程頂層實體組合邏輯用于（）。

答案:產(chǎn)生輸出信號;狀態(tài)譯碼在使用CASE語句時，如果WHEN語句后面給出了條件表達式的全部定義域，可以不使用WHENOTHERS語句。（）

答案:對語句clk’EVENT表示（）。

答案:時鐘信號clk的屬性，即clk信號變化時，clk’EVENT為TRUE在進行門電路設計時，即可以采取操作符功能描述方式，也可以采用數(shù)據(jù)流的描述方式。（）

答案:對在進行分頻器設計時，計數(shù)器的位寬取決于（）。

答案:分頻系數(shù)D觸發(fā)器設計屬于（）邏輯電路設計。

答案:時序CASE語句必須用ENDCASE語句結(jié)束。（）

答案:對在進行1-7模7計數(shù)器設計時，計數(shù)寄存器的位寬應該定義為（）位。

答案:3分支IFELSE語句可以嵌套。（）

答案:對8位異步復位的可預置加減計數(shù)器的設計當中的8位是指采用無符號數(shù)據(jù)，8位數(shù)據(jù)的數(shù)據(jù)范圍就是0~255。（）

答案:對計數(shù)器設計屬于（）邏輯電路設計。

答案:時序在完成的共陽數(shù)碼管譯碼器設計基礎上，在信號輸出前執(zhí)行（