Verilog-數(shù)字系統(tǒng)設(shè)計(jì)

Verilog數(shù)字系統(tǒng)設(shè)計(jì)楊暉北京航空航天大學(xué)電子信息工程學(xué)院第一講Verilog概述1.硬件描述語言

硬件描述HDL(HardwareDescriptionLanguage)語言，是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。歷史上出現(xiàn)的HDL甚多，成為國際標(biāo)準(zhǔn)只有兩種VerilogHDL和VHDL。

HDL語言既包含一些高層程序設(shè)計(jì)語言的結(jié)構(gòu)形式，同時(shí)也兼顧描述硬件線路連接的具體構(gòu)件。通過使用結(jié)構(gòu)級或行為級描述可以在不同的抽象層次描述設(shè)計(jì),主要包括三個領(lǐng)域五個抽象層次。

HDL語言是并發(fā)的，即具有在同一時(shí)刻執(zhí)行多任務(wù)的能力。

HDL語言有時(shí)序的概念。HDL語言的主要特征HDL抽象層次描述表行為結(jié)構(gòu)物理系統(tǒng)級性能描述部件定義及它們之間的邏輯連接形式芯片、模塊、電路板、子系統(tǒng)算法級接口應(yīng)答算法硬件模塊、數(shù)據(jù)結(jié)構(gòu)部件、電路板之間的連接寄存器傳輸級寄存器操作狀態(tài)表部件定義及連接芯片、宏單元邏輯級布爾方程描述門電路、觸發(fā)器、鎖存器標(biāo)準(zhǔn)單元布局圖電路級微分方程表達(dá)晶體管、電阻、電容、電感元件晶體管布局圖2.VerilogHDL的歷史1983年，GDA(GateWayDesignAutomation)公司的PhilMoorby首創(chuàng)VerilogHDL語言。1984-1986年，Verilog-XL誕生。PhilMoorby設(shè)計(jì)并完善了第一個Verilog仿真器Verilog-XL。1989年，Cadence收購GDA公司。VerilogHDL語言成為Cadence的私有財(cái)產(chǎn)。1990年，公開VerilogHDL語言，成立OVI(OpenVerilogInternation)組織負(fù)責(zé)Verilog語言的開展。VerilogHDL的歷史1995年，IEEE制定VerilogHDL的IEEE標(biāo)準(zhǔn)VerilogHDL1364-1995，VerilogHDL語言成為國際標(biāo)準(zhǔn)。2001年，IEEE發(fā)布廖VerilogHDL1364-2001，標(biāo)準(zhǔn)中包含模擬電路的內(nèi)容。3.VerilogHDL和VHDL的比較VerilogHDL和VHDL均為IEEE標(biāo)準(zhǔn)，在大多數(shù)情況下，兩者根本相同。VerilogHDL和C語言的風(fēng)格相似，如果有C語言的根底，比較容易入門，而VHDL來源于Ada語言，需要一定的專業(yè)培訓(xùn)。一般認(rèn)為VerilogHDL在系統(tǒng)抽象級比VHDL略差，在門級開關(guān)電路描述方面強(qiáng)于VHDL。4.使用Verilog設(shè)計(jì)數(shù)字系統(tǒng)的優(yōu)點(diǎn)和電路圖輸入方法的比較電路圖只能描述連接關(guān)系。VerilogHDL方法與工藝無關(guān)。VerilogHDL方法容易輸入、修改、移植、協(xié)作。軟核、固核和硬核的使用

5.VerilogHDL設(shè)計(jì)流程自頂向下Top-Down設(shè)計(jì)方法系統(tǒng)級設(shè)計(jì)模塊A模塊B模塊C模塊A-1模塊A-2模塊B-1模塊C-1模塊C-2……