EDA技術(shù)智慧樹知到答案2024年湖南工業(yè)大學(xué)

EDA技術(shù)湖南工業(yè)大學(xué)智慧樹知到答案2024年緒論單元測試

學(xué)習(xí)EDA技術(shù)這門課程的具體要求是（

）

A:掌握EDA技術(shù)的基本概念、基礎(chǔ)知識；了解FPGA/CPLD的結(jié)構(gòu)、工作原理、性能指標(biāo)及應(yīng)用選擇；熟練掌握硬件描述語言VHDL的編程；熟練掌握EDA技術(shù)的開發(fā)軟件及EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用。B:較好地掌握應(yīng)用EDA技術(shù)進(jìn)行系統(tǒng)設(shè)計(jì)開發(fā)的方法，具備應(yīng)用EDA技術(shù)進(jìn)行綜合性數(shù)字系統(tǒng)設(shè)計(jì)的初步能力，經(jīng)過后續(xù)的綜合應(yīng)用實(shí)踐，能夠從事FPGA的設(shè)計(jì)與開發(fā)、SOPC的設(shè)計(jì)與開發(fā)以及ASIC的前端設(shè)計(jì)等工作。C:初步掌握基于FPGA的VLSI系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的方法和技術(shù)，具備分析、解決實(shí)際問題的能力，具有較強(qiáng)的專業(yè)實(shí)踐能力和創(chuàng)新能力。

答案:ABC學(xué)習(xí)EDA技術(shù)這門課程，我們希望達(dá)到的學(xué)習(xí)目標(biāo)是（

）

A:基本掌握SOC的設(shè)計(jì)與開發(fā)方法B:掌握一種硬件描述語言VHDLC:基本掌握SOPC的設(shè)計(jì)與開發(fā)方法D:基本掌握ASIC的前端設(shè)計(jì)與開發(fā)E:熟悉FPGA的設(shè)計(jì)與開發(fā)F:基本掌握ASIC的后端設(shè)計(jì)與開發(fā)

答案:BCDEEDA技術(shù)課程的學(xué)習(xí)要點(diǎn)是（

）

A:采用五個結(jié)合(邊學(xué)邊用相結(jié)合、邊用邊學(xué)相結(jié)合、理論與實(shí)踐相結(jié)合、線上與線下相結(jié)合、課內(nèi)與課外相結(jié)合)B:以課題為中心，以研究式教學(xué)為主要形式C:掌握兩個工具(FPGA/CPLD開發(fā)軟件、EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用)D:抓住一個重點(diǎn)(硬件描述語言編程)E:運(yùn)用四種手段（案例分析、應(yīng)用設(shè)計(jì)、線上學(xué)習(xí)、上機(jī)實(shí)踐)

答案:ABCDE

第一章測試

EDA的中文含義是（

）

A:計(jì)算機(jī)輔助工程設(shè)計(jì)B:電子設(shè)計(jì)自動化C:計(jì)算機(jī)輔助設(shè)計(jì)

答案:B狹義的EDA技術(shù)，就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動設(shè)計(jì)技術(shù)。

A:對B:錯

答案:AEDA技術(shù)基礎(chǔ)主要包括的內(nèi)容有（

）

A:開發(fā)軟件工具B:大規(guī)模可編程邏輯器件C:實(shí)驗(yàn)開發(fā)系統(tǒng)D:硬件描述語言

答案:ABCDIEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言包括（

）

A:ABELB:VerilogC:VHDL

答案:BCQuartusⅡ是Altera公司推出的EDA軟件工具，該軟件在實(shí)際應(yīng)用開發(fā)方面的用途有（

）

A:與SOPCBuilder結(jié)合，進(jìn)行SOPC系統(tǒng)開發(fā)B:進(jìn)行FPGA/CPLD的開發(fā)C:與MATLAB和DSPBuilder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)

答案:ABC將電路的高級語言描述轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件的過程，稱為（

）

A:邏輯綜合B:邏輯適配C:編程下載D:邏輯編譯

答案:A在ASIC設(shè)計(jì)中，常利用FPGA對系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測，通過后再將其VHDL設(shè)計(jì)以ASIC形式實(shí)現(xiàn)，這一過程稱為（

）

A:硬件測試B:編程下載C:硬件仿真

答案:C用Altera公司的QuartusII開發(fā)的、基于NiosⅡCPU內(nèi)核的SOPC的設(shè)計(jì)，包括硬件的設(shè)計(jì)開發(fā)和軟件的設(shè)計(jì)開發(fā)兩個方面。

A:對B:錯

答案:A將IC的有關(guān)設(shè)計(jì)文件交給專業(yè)的芯片生產(chǎn)廠家，通過一系列工藝步驟制造芯片過程，稱之為流片。

A:錯B:對

答案:B基于EDA技術(shù)的系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)相關(guān)研究，主要是與課題設(shè)計(jì)與開發(fā)有關(guān)的數(shù)字信號處理、數(shù)字圖像處理、工業(yè)智能控制、網(wǎng)絡(luò)通信控制、數(shù)字家電控制等基礎(chǔ)理論、實(shí)現(xiàn)算法和系統(tǒng)仿真等研究，重點(diǎn)是實(shí)現(xiàn)算法的設(shè)計(jì)、選擇和仿真。

A:錯B:對

答案:B開展EDA技術(shù)研究性教學(xué)，除了可提高學(xué)生的學(xué)習(xí)興趣，改變學(xué)生的學(xué)習(xí)方法，轉(zhuǎn)變學(xué)生的學(xué)習(xí)風(fēng)氣；提高學(xué)生獲取知識的能力，提高學(xué)生分析問題的能力，培養(yǎng)良好的科研素養(yǎng)外，還可達(dá)到如下主要效果（

）

A:可熟練地掌握EDA技術(shù)的基礎(chǔ)理論、基本方法、基本技巧、調(diào)試方法和調(diào)試技巧。B:可熟練地掌握基于EDA技術(shù)的系統(tǒng)設(shè)計(jì)開發(fā)課題相關(guān)的基礎(chǔ)理論、基本方法、基本技巧。C:可全面提高學(xué)生的綜合應(yīng)用能力、實(shí)踐動手能力、創(chuàng)新創(chuàng)業(yè)能力和就業(yè)核心競爭力。

答案:ABC

第二章測試

在元件例化時，下列語句中能正確表示將某元件的端口A端口與系統(tǒng)中其他模塊的端口S關(guān)聯(lián)起來的是（

）

A:A=>SB:S=>AC:A=SD:S=A

答案:A已知標(biāo)號為U1的元件MYNAND2的輸入端口為A和B，輸出端口為Y，現(xiàn)要用MYNAND2例化產(chǎn)生一個新的系統(tǒng)（A1、B1為輸入端口、Y1為輸出端口），要求MYNAND2的A與系統(tǒng)的A1關(guān)聯(lián)，B與系統(tǒng)的B1關(guān)聯(lián)，Y與系統(tǒng)的Y1關(guān)聯(lián)，下列端口映射語句語法正確的是（

）

A:U1:MYNAND2PORTMAP(A=A1,B=B1,Y=Y1)B:U1:MYNAND2PORT(A=>A1,B=>B1,Y=>Y1)

C:U1:MYNAND2MAP(A=>A1,B=>B1,Y=>Y1)D:U1:MYNAND2PORTMAP(A=>A1,B=>B1,Y=>Y1)

答案:DSTD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包的區(qū)別是，STD_LOGIC_SIGNED中定義的運(yùn)算符考慮到了符號，是有符號數(shù)的運(yùn)算，而STD_LOGIC_UNSIGNED則正好相反。

A:對B:錯

答案:ASTANDARD程序包中定義了許多基本的數(shù)據(jù)類型、子類型和函數(shù)，該程序包可以不用USE語句另作聲明。

A:對B:錯

答案:ATEXTIO程序包定義了支持文本文件操作的許多類型和子程序。該程序包可以不用USE語句另做聲明。

A:對B:錯

答案:B程序包（

）重載了可用于INTEGER型及STD_LOGIC和STD_LOGIC_VECTOR型混合運(yùn)算的運(yùn)算符，并定義了一個由STD_LOGIC_VECTOR型到INTEGER型的轉(zhuǎn)換函數(shù)。

A:STD_LOGIC_1164B:STD_LOGIC_UNSIGNEDC:STD_LOGIC_ARITHD:STD_LOGIC_SIGNED

答案:BD在實(shí)際的數(shù)字集成電路中，（

）端口模式相當(dāng)于雙向引腳，它由一個普通輸出端口(OUT)加入三態(tài)輸出緩沖器和輸入緩沖器構(gòu)成的。

A:OUTB:INOUTC:BUFFERD:IN

答案:B每個實(shí)體可以有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體對應(yīng)著實(shí)體不同結(jié)構(gòu)和算法實(shí)現(xiàn)方案。對于具有多個結(jié)構(gòu)體的實(shí)體，必須用（

）配置語句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體。

A:ENTITYB:CONSTANTC:CONFIGURATIOND:ARCHITECTURE

答案:C類屬參量常用來動態(tài)規(guī)定一個實(shí)體端口的大小，或設(shè)計(jì)實(shí)體的物理特性，或結(jié)構(gòu)體中的總線寬度，或設(shè)計(jì)實(shí)體中、底層中同種元件的例化數(shù)量等。

A:錯B:對

答案:BCLK'EVENTANDCLK='1'表示CLK的(

)

A:上升沿B:下降沿C:高電平D:低電平

答案:A若某端口定義為“CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);”，則CQ的數(shù)據(jù)類型為（

）

A:1位的標(biāo)準(zhǔn)邏輯位矢量B:信號C:4位的標(biāo)準(zhǔn)邏輯位矢量D:常量

答案:C對于共陰極接法的七段數(shù)碼顯示管，如果顯示碼為0000110，那么在數(shù)碼管上會顯示數(shù)字1。

A:錯B:對

答案:B對于共陽極接法的七段數(shù)碼顯示管，要想在數(shù)碼管上顯示數(shù)字3，那么其顯示碼應(yīng)為0100111。

A:對B:錯

答案:B在數(shù)據(jù)動態(tài)掃描顯示電路DTCNT9999的程序設(shè)計(jì)中，輸出端口COM的作用是控制數(shù)碼管是否有效；輸出端口SEG的作用是控制數(shù)碼管顯示的數(shù)字。

A:對B:錯

答案:AEDA仿真測試程序，核心功能部分，一般包括兩個部分：①根據(jù)測試的各種要求，通過各種賦值語句給被測試系統(tǒng)提供各種測試輸入信號；②通過元件例化語句建立被測試系統(tǒng)與測試平臺內(nèi)輸入信號和輸出信號的映射關(guān)系。

A:對B:錯

答案:A測試平臺的設(shè)計(jì)實(shí)體說明，由于沒有有關(guān)的類屬說明和端口說明，所以可以省略不寫。

A:對B:錯

答案:B由于先有新的操作系統(tǒng)，再有基于該操作系統(tǒng)開發(fā)的各種EDA專業(yè)軟件，因此操作系統(tǒng)的選擇應(yīng)盡量選擇低些的版本。

A:錯B:對

答案:B授權(quán)方式一般有（

）

A:評估授權(quán)B:固定授權(quán)C:浮動授權(quán)

答案:ABC芯片的管腳鎖定就是將設(shè)計(jì)實(shí)體的管腳與目標(biāo)芯片特定的可輸入輸出管腳建立一一映射的過程。它包括兩個方面：一是需設(shè)定未用的管腳；二是根據(jù)需要進(jìn)行管腳的鎖定。

A:對B:錯

答案:AQuartusⅡ軟件工程實(shí)現(xiàn)設(shè)置主要包括指定目標(biāo)器件、編譯過程設(shè)置、EDA工具選擇、邏輯分析與邏輯綜合設(shè)置、邏輯適配設(shè)置、仿真設(shè)置等。

A:對B:錯

答案:A對含有多個模塊多個層次的設(shè)計(jì)與測試，通常按照自底向上的方法進(jìn)行設(shè)計(jì)與測試，也就是先進(jìn)行低層次各模塊的設(shè)計(jì)與測試，待低層次各模塊的設(shè)計(jì)與測試完畢后再進(jìn)行頂層模塊的設(shè)計(jì)與測試。

A:錯B:對

答案:B決定仿真運(yùn)行時間的長短和時鐘信號的最高頻率的兩個參數(shù)分別是仿真運(yùn)行時長和波形文件最小時間單位。

A:對B:錯

答案:A如果已經(jīng)新建了波形文件，但是進(jìn)行仿真操作時卻提示找不到仿真文件，可能的原因是：（1）波形文件未存盤；（2）波形文件未存入指定工程目錄下。

A:對B:錯

答案:A鎖定引腳后不必再編譯一次，即可將引腳鎖定信息應(yīng)用到最終的下載文件中。

A:錯B:對

答案:A原理圖設(shè)計(jì)的主要操作有：添加元件、移動元件、添加連線、添加網(wǎng)絡(luò)名、添加輸入/輸出端口。

A:錯B:對

答案:B在QuartusⅡ的主菜單下，執(zhí)行【Tools】→【RunSimulationTool】命令，可以進(jìn)入進(jìn)行RTL仿真和門級仿真的操作界面。

A:對B:錯

答案:A英文“GateLevelSimulation”表示是門級仿真。

A:對B:錯

答案:ANiosⅡ處理器系列包括了快速的(NiosⅡ/f)、經(jīng)濟(jì)的(NiosⅡ/e)和標(biāo)準(zhǔn)的(NiosⅡ/s)三種內(nèi)核，每種都針對不同的性能范圍和成本。

A:錯B:對

答案:B在進(jìn)行管腳鎖定時，要想建立變化的I/O資源與特定的芯片管腳編號的聯(lián)系，包括的步驟有：①變化的I/O資源；②電路結(jié)構(gòu)圖；③插座號；④管腳對照表；⑤特定的芯片管腳號。管腳鎖定實(shí)現(xiàn)步驟的先后順序?yàn)椋?/p>

）

A:③④①②⑤B:⑤④③②①C:②①③⑤④D:①②③④⑤

答案:D

第三章測試

比較常用硬件描述語言有（

）

A:ABELB:C++C:VerilogHDLD:VHDL

答案:ACDVHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，因此設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么。

A:錯B:對

答案:B對于VHDL的編譯器和綜合器來說，程序文字的大小寫是不加區(qū)分的。

A:對B:錯

答案:AVHDL作為一種硬件描述語言，其所有語句經(jīng)過邏輯綜合后都會變成對應(yīng)的硬件電路。

A:對B:錯

答案:B下列數(shù)制基數(shù)表示的文字中表示十六進(jìn)制數(shù)的是（

）

A:2#1111_1110#B:10#16#C:16#E#E1

答案:C在下標(biāo)段的定義中，TO表示數(shù)組下標(biāo)序列由低到高，，而DOWNTO表示數(shù)組下標(biāo)序列由高到低。

A:錯B:對

答案:B雖然VHDL仿真器允許變量和信號設(shè)置初始值，但在實(shí)際應(yīng)用中，VHDL綜合器并不會把這些信息綜合進(jìn)去。

A:錯B:對

答案:B從硬件電路系統(tǒng)來看，（

）相當(dāng)于當(dāng)前層次中各模塊之間的連線以及上面的值。

A:變量B:信號C:常量

答案:B信號的使用和定義范圍是實(shí)體、進(jìn)程、子程序、結(jié)構(gòu)體和程序包。

A:對B:錯

答案:BSTD_LOGIC_VECTOR數(shù)據(jù)類型的數(shù)據(jù)對象賦值的原則是：同位寬、同數(shù)據(jù)類型的矢量間才能進(jìn)行賦值。

A:對B:錯

答案:A由于標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型的多值性，在條件語句中，如果未考慮到STD_LOGIC的所有可能的取值情況，綜合器可能會插入不希望的鎖存器。

A:對B:錯

答案:A對于數(shù)據(jù)類型不同的參量需要進(jìn)行相互作用和傳遞時，首先必須進(jìn)行數(shù)據(jù)類型的轉(zhuǎn)換，這是因?yàn)閂HDL是一種強(qiáng)類型語言，要求各種數(shù)據(jù)類型相同的參量，才能相互作用和傳遞。

A:錯B:對

答案:B類型轉(zhuǎn)換函數(shù)方式，就是通過定義一個數(shù)據(jù)類型轉(zhuǎn)換函數(shù)，將屬于某種數(shù)據(jù)類型的數(shù)據(jù)對象轉(zhuǎn)換成屬于另一種數(shù)據(jù)類型的數(shù)據(jù)對象。

A:對B:錯

答案:AVHDL語言操作符的種類包括（

）

A:算術(shù)操作符B:符號操作符C:邏輯操作符D:關(guān)系操作符

答案:ABCD下列符號中表示邏輯左移的是（

）

A:SRLB:SLLC:ROLD:MOD

答案:B下列屬于變量賦值的特點(diǎn)的是（

）

A:賦值過程總是有某種延時B:賦值過程立即發(fā)生C:具有局部特征D:具有全局性特征

答案:BC信號賦值目標(biāo)?:=賦值源；其中冒號加等號（:=）作為一個整體，稱之為信號賦值符號。

A:錯B:對

答案:A變量賦值目標(biāo)<=賦值源；其中指向左邊的雙箭頭(<=）作為一個整體，稱之為變量賦值符號。

A:錯B:對

答案:A下列不屬于順序語句的是（

）

A:進(jìn)程語句B:變量賦值語句C:LOOP循環(huán)語句D:CASE選擇語句

答案:A下列屬于轉(zhuǎn)向控制語句的是（

）

A:CASE選擇語句B:WAIT語句C:LOOP循環(huán)語句D:IF條件語句

答案:ACDIF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。

A:錯B:對

答案:BCASE選擇句中的“=>”不是操作符，它相當(dāng)于“THEN”的作用。

A:錯B:對

答案:BLOOP循環(huán)語句的循環(huán)方式由（

）語句控制。

A:NEXTB:EXITC:CASED:WAIT

答案:AB一般情況下，只有WAITUNTIL格式的等待語句可以被綜合器接受。

A:對B:錯

答案:A敏感信號等待語句是指（

）

A:WAITUNTIL條件表達(dá)式B:WAIT語句C:WAITON信號表

答案:C條件等待語句是指（

）

A:WAITUNTIL條件表達(dá)式B:WAIT語句C:WAITON信號表

答案:AVHDL中可以具有屬性的項(xiàng)目有（

）

A:信號、變量、常量B:實(shí)體、結(jié)構(gòu)體、配置、程序包C:過程、函數(shù)D:類型、子類型

答案:ABCD下列屬于順序語句的是（

）

A:進(jìn)程語句B:決斷(RESOLUTION)函數(shù)語句C:報(bào)告(REPORT)語句D:斷言(ASSERT)語句

答案:BCD下列屬于并行語句的是（

）

A:條件信號賦值語句B:LOOP循環(huán)語句C:進(jìn)程語句D:并行信號賦值語句

答案:ACD進(jìn)程經(jīng)綜合后對應(yīng)的硬件電路，對進(jìn)程中的所有可讀入信號都是敏感的，而在VHDL行為仿真中并非如此，除非將所有的讀入信號列為敏感信號。

A:錯B:對

答案:B選擇信號賦值語句允許有條件重疊的現(xiàn)象，也允許存在條件涵蓋不全情況。

A:錯B:對

答案:A選擇信號賦值語句本身不能在進(jìn)程中應(yīng)用，但其功能卻與進(jìn)程中的CASE語句的功能相似。

A:錯B:對

答案:BVHDL元件例化端口映射語句“U1:ND2PORTMAP(S1,S2,C=>Z1);”中的端口映射關(guān)聯(lián)方式為（

）

A:混合關(guān)聯(lián)B:位置關(guān)聯(lián)C:結(jié)構(gòu)關(guān)聯(lián)D:名字關(guān)聯(lián)

答案:AVHDL元件例化端口映射名字關(guān)聯(lián)方式的符號為（

）

A:==B:=>C:=D:>=

答案:BVHDL的元件例化語句用于建立端口之間映射關(guān)系的常用方式（

）

A:位置關(guān)聯(lián)B:名字關(guān)聯(lián)C:結(jié)構(gòu)關(guān)聯(lián)D:混合關(guān)聯(lián)

答案:ABD對于內(nèi)部由多個規(guī)則模塊構(gòu)成而兩端結(jié)構(gòu)不規(guī)則的電路，可以用FOR_GENERATE語句來描述電路內(nèi)部的規(guī)則部分，而根據(jù)電路兩端的不規(guī)則部分形成的條件用IF_GENERATE語句來描述。

A:對B:錯

答案:AVHDL子程序調(diào)用的特點(diǎn)有（

）

A:從硬件角度講，一個子程序的調(diào)用類似于一個元件模塊的例化B:在進(jìn)程中不允許對子程序進(jìn)行調(diào)用C:在進(jìn)程中允許對子程序進(jìn)行調(diào)用D:可以在結(jié)構(gòu)體或程序包中的任何位置對子程序進(jìn)行調(diào)用

答案:ACDVHDL的函數(shù)首由（

）組成。

A:數(shù)據(jù)類型B:函數(shù)名C:函數(shù)體D:參數(shù)表

答案:ABD一般地，可在過程定義參量表可以定義的數(shù)據(jù)流向模式有（

）

A:INPUTB:INOUTC:OUTPUTD:INE:OUT

答案:BDE一個程序包應(yīng)包含常數(shù)說明、數(shù)據(jù)類型說明、元件定義、子程序說明等四種內(nèi)容。

A:對B:錯

答案:B對于沒有子程序說明的程序包體可以省去，因此程序包首可以獨(dú)立定義和使用。

A:對B:錯

答案:AVHDL的描述風(fēng)格有三種，分別是（

）

A:結(jié)構(gòu)描述B:行為描述C:門電路描述D:數(shù)據(jù)流描述

答案:ABD在VHDL的結(jié)構(gòu)體中只描述了所希望電路的功能或者說電路行為，而沒有直接指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)的描述方式稱為（

）

A:行為描述B:結(jié)構(gòu)描述C:RTL描述

答案:A譯碼器可以用于（

）

A:地址譯碼B:指令譯碼C:顯示驅(qū)動譯碼D:控制譯碼

答案:ABCD

A:錯B:對

答案:B

A:對B:錯

答案:B三態(tài)門電路的輸出值包括（

）

A:高阻態(tài)B:高電平C:低電平D:低阻態(tài)

答案:ABC觸發(fā)器和寄存器（鎖存器），都是具有存儲功能的電路，其VHDL程序設(shè)計(jì)的基本方法是相同的。

A:對B:錯

答案:A計(jì)數(shù)器的設(shè)計(jì)，其基本功能包括計(jì)數(shù)控制和進(jìn)位控制。其中計(jì)數(shù)控制又分為正常計(jì)數(shù)和邊界處理，正常計(jì)數(shù)是進(jìn)行加1操作或加N操作；邊界處理則進(jìn)行清零。

A:對B:錯

答案:A所謂分頻電路，就是將一個給定的頻率較高的數(shù)字輸入信號，經(jīng)過適當(dāng)?shù)奶幚砗螅a(chǎn)生一個或數(shù)個頻率較低的數(shù)字輸出信號。

A:錯B:對

答案:B有關(guān)FIFO正確的說法是（

）

A:FIFO，本質(zhì)上是一個讀寫存儲器，但它的存儲規(guī)律是后進(jìn)先出B:FIFO，本質(zhì)上是一個讀寫存儲器，但它的存儲規(guī)律是先進(jìn)后出C:FIFO，本質(zhì)上是一個讀寫存儲器，但它的存儲規(guī)律是先進(jìn)先出

答案:C作為FIFO的設(shè)計(jì)，它包括數(shù)據(jù)的寫操作、數(shù)據(jù)的寫地址修改、數(shù)據(jù)寫滿控制，數(shù)據(jù)的讀操作、數(shù)據(jù)的讀地址修改、數(shù)據(jù)讀空控制，因此可用6個進(jìn)程來描述對應(yīng)的操作。

A:錯B:對

答案:B進(jìn)程間一般是順序運(yùn)行的，但由于敏感信號的設(shè)置不同以及電路的延遲，在時序上，進(jìn)程間的動作是沒有先后順序的。

A:對B:錯

答案:B進(jìn)程間一般是并行運(yùn)行的，但由于敏感信號的設(shè)置不同以及電路的延遲，在時序上，進(jìn)程間的動作是有先后順序的。

A:錯B:對

答案:B

第四章測試

多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。其中并行進(jìn)位方式設(shè)有進(jìn)位產(chǎn)生邏輯，運(yùn)算速度較快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器，運(yùn)行速度較慢。

A:錯B:對

答案:B對于組合邏輯程序，在進(jìn)行VHDL程序的時序仿真的時候，不論每組測試數(shù)據(jù)的持續(xù)時間的長短，都能得到正確的結(jié)果。

A:錯B:對

答案:A對于相同的一個VHDL設(shè)計(jì)，不管采用什么樣的FPGA芯片來實(shí)現(xiàn)，該系統(tǒng)的最高頻率是相同的。

A:對B:錯

答案:B對于相同的一個VHDL設(shè)計(jì)，若采用不同的FPGA芯片來實(shí)現(xiàn)，該系統(tǒng)的最高頻率可能會是不同的。

A:對B:錯

答案:A語句“IFLD='1'THENCOUNT<=D;”是一個計(jì)數(shù)器控制進(jìn)程中的一個語句，其中COUNT為保存計(jì)數(shù)過程中間結(jié)果的信號，則該語句的作用是（

）

A:高電平預(yù)置數(shù)B:低電平預(yù)置數(shù)C:中電平預(yù)置數(shù)

答案:A元件例化語句中的端口映射語句“U1:LCNT8PORTMAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);”，其端口映射方式是（

）

A:名字關(guān)聯(lián)方式B:位置關(guān)聯(lián)方式C:混合關(guān)聯(lián)方式

答案:A在CORDIC算法的硬件實(shí)現(xiàn)方案中，相對于迭代結(jié)構(gòu)，流水線結(jié)構(gòu)的優(yōu)點(diǎn)有（

）

A:硬件開銷很小B:控制比較復(fù)雜C:控制比較簡單D:處理速度非?？?/p>

答案:CD若TEMP1為10以內(nèi)的正整數(shù)，下述以CASETEMP1開始的選擇語句的功能是（

）

A:將10以內(nèi)的正整數(shù)TEMP1進(jìn)行顯示驅(qū)動譯碼，并將譯碼結(jié)果賦值給LBCDB:將10以內(nèi)的正整數(shù)TEMP1轉(zhuǎn)換成四位二進(jìn)制數(shù)BCD編碼，并賦值給LBCDC:將10以內(nèi)的正整數(shù)TEMP1進(jìn)行顯示數(shù)據(jù)選擇，并將選擇結(jié)果賦值給LBCD

答案:B一個可進(jìn)行硬件驗(yàn)證的完整的SOBEL圖像邊緣檢測器包括的模塊有（

）

A:像素窗口刷新模塊(REFRESH)B:串入并出模塊(SIPO)C:圖像數(shù)據(jù)（模擬）采集模塊（MINPUT）D:幀窗口接收模塊(FIFO)

E:數(shù)據(jù)顯示處理模塊(DISPLAY)F:數(shù)據(jù)處理模塊(PROCESSOR)

答案:ABCDEF一個完整的SOBEL圖像邊緣檢測器，其中求出四個方向的圖像梯度數(shù)據(jù)絕對值的最大值，同時判別最大值出現(xiàn)的方向的模塊是（

）

A:幀窗口接收模塊(FIFO)B:串入并出模塊(SIPO)C:像素窗口刷新模塊(REFRESH)

D:數(shù)據(jù)處理模塊(PROCESSOR)

答案:D

第五章測試

“FieldProgrammableGateArray”的中文含義是（

）

A:現(xiàn)場可編程門陣列B:電子設(shè)計(jì)自動化C:復(fù)雜可編程邏輯器件D:專用集成電路

答案:ACPLD的英文全稱是ComplexProgrammableLogicDevice。

A:對B:錯

答案:A從可編程元件上分類，PLD可分為（

）

A:基于SRAM的編程元件B:熔絲型開關(guān)C:EEPROM的編程元件D:可編程低阻電路元件E:EPROM的編程元件

答案:ABCDEFPGA的核心是可編程技術(shù)。

A:錯B:對

答案:B最典型的交叉開關(guān)設(shè)計(jì)包括（

）

A:通用型（universal）B:不相交型（disjoint）C:威爾頓型（Wilton）

答案:ABCONO反熔絲，是具有氧-氮-氧介質(zhì)夾層的反熔絲；M2M反熔絲，是金屬-金屬反熔絲。

A:錯B:對

答案:B基于新型半導(dǎo)體結(jié)構(gòu)的FPGA的兩種結(jié)構(gòu)有：碳納米管交叉開關(guān)結(jié)構(gòu)、憶阻器結(jié)構(gòu)。

A:對B:錯

答案:A采用多輸入的LUT結(jié)構(gòu)作為基本邏輯單元，已經(jīng)成為FPGA發(fā)展的主流趨勢。

A:錯B:對

答案:BCPLD的主要參數(shù)包括宏單元數(shù)，最大頻率，電源電壓，最大用戶I/O等方面。

A:錯B:對

答案:BLatticeEC的結(jié)構(gòu)與LatticeECP-DSP的結(jié)構(gòu)基本相同，主要區(qū)別就是沒有sysDSPBlock。

A:對B:錯

答案:AAltera公司其CPLD器件系列主要有（

）

A:MAX系列B:Classic系列C:APEX系列D:FLASHlogic系列

答案:ABDAltera公司的FPGA器件系列產(chǎn)品按推出的先后順序有FLEX系列、APEX系列、ACEX系列和Stratix系列、Cyclone系列、Arria系列。

A:對B:錯

答案:AAltera公司現(xiàn)在的主流產(chǎn)品是低檔的Cyclone系列、中檔的Arria系列和高檔的Stratix系列。

A:錯B:對

答案:BXilinx公司的CPLD器件系列主要有XC7200系列、XC7300系列、XC9500系列和CoolRunner系列。

A:對B:錯

答案:ASpartan-3系列的FPGA，由于其極低廉的成本，能理想地應(yīng)用于寬帶訪問、家庭網(wǎng)上工作、顯示/投影和數(shù)字電視設(shè)備中。

A:對B:錯

答案:A把FPGA應(yīng)用電路目標(biāo)文件寫入FPGA的專用配置ROM的過程，稱為編程。

A:對B:錯

答案:BAltera公司基于SRAMLUT結(jié)構(gòu)器件的配置模式有（

）

A:JTAG模式B:PPA被動并行異步模式C:PSA被動串行異步模式D:PPS被動并行同步模式E:配置器件配置模式F:PS被動串行模式

答案:ABCDEF在FPGA和CPLD中，在低功耗、高集成度方面具有絕對的優(yōu)勢的器件是（

）

A:FPGAB:CPLDC:VHDL

答案:A在選擇FPGA的設(shè)計(jì)開發(fā)中，對芯片速度的選擇是速度越高越好。

A:對B:錯

答案:B

第六章測試

若W2、L已經(jīng)定義，并且N2BIT、

ARRAY_N2BIT、P的有關(guān)定義如下：SUBTYPEN2BITISSTD_LOGIC_VECTOR(W2-1DOWNTO0);

TYPEARRAY_N2BITISARRAY(0TOL-1)OFN2BIT;

SIGNAL

P:ARRAY_N2BIT;

則信號P綜合成硬件后相當(dāng)于一個存儲器/寄存器組，該存儲器/寄存器組具有L個存儲/寄存單元，每個單元具有W2位數(shù)據(jù)。

A:錯B:對

答案:B動態(tài)掃描顯示的原理是：通過一個掃描控制電路，對需要顯示的結(jié)果進(jìn)行逐個掃描，使顯示數(shù)碼管逐個進(jìn)行顯示，但要求顯示數(shù)碼管的掃描頻率必須大于24HZ以上。

A:錯B:對

答案:B7段LED數(shù)碼管顯示器可分為共陽極、共陰極型兩種，其中共陽極型數(shù)碼管是指數(shù)碼管的7個發(fā)光二極管的陰極連接在一起，并且均接GND,而數(shù)碼管的驅(qū)動端a-g必須是高電平有效。

A:錯B: