集成電路EDA與驗證技術(shù)課件：集成電路EDA技術(shù)概述

集成電路EDA技術(shù)概述2.1EDA技術(shù)概述2.2集成電路設(shè)計方法和設(shè)計流程簡介2.3主要的EDA廠商及其產(chǎn)品介紹2.4小結(jié)

2.1EDA技術(shù)概述

EDA是電子設(shè)計自動化(ElectronicDesignAutomation)的縮寫，該術(shù)語囊括了電子工程領(lǐng)域中的計算機輔助工程(CAE)、計算機輔助設(shè)計(CAD)、計算機輔助制造(CAM)等領(lǐng)域。該用法可能源于IEEE設(shè)計自動化技術(shù)委員會。在集成電路領(lǐng)域，EDA是指利用計算機輔助設(shè)計(CAD)軟件，來完成超大規(guī)模集成電路(VLSI)芯片的功能設(shè)計、綜合、驗證、物理設(shè)計(包括布局、布線、版圖、設(shè)計規(guī)則檢查等)等流程的設(shè)計方式。

迄今為止，用于集成電路設(shè)計的EDA工具的發(fā)展上大體可分為以下四個階段：

第一階段：在電子設(shè)計自動化出現(xiàn)之前，設(shè)計人員必須手工完成集成電路的設(shè)計、布線等工作，這是因為當(dāng)時所謂集成電路的復(fù)雜程度遠不及現(xiàn)在。

第二階段：20世紀(jì)70年代中期到80年代，開發(fā)人員嘗試將整個設(shè)計過程自動化，而不僅僅滿足于自動完成掩模草圖。

第三階段：20世紀(jì)80年代末到90年代初進入ESDA(電子系統(tǒng)設(shè)計自動化，ElectronicSystemDesignAutomation)階段，盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把工程師從繁重的設(shè)計工作中徹底解放出來。

第四階段：進入21世紀(jì)以來，以軟硬件協(xié)同設(shè)計(Software/HardwareCo-Design)、具有知識產(chǎn)權(quán)的內(nèi)核(IntellectualPropertyCore，IP核)復(fù)用和超深亞微米(VeryDeepSub-Micron，VDSM)技術(shù)為支撐的SOC是國際超大規(guī)模集成電路(VLSI)的發(fā)展趨勢和新世紀(jì)集成電路的主流。

圖2.1為超大規(guī)模集成電路產(chǎn)品設(shè)計主要流程，其中的各個環(huán)節(jié)都有EDA技術(shù)的身影。圖2.1超大規(guī)模集成電路產(chǎn)品設(shè)計主要流程

EDA技術(shù)涉及許多領(lǐng)域，覆蓋了集成電路從設(shè)計到掩模生成的整個過程，下述領(lǐng)域適用于芯片、專用集成電路、FPGA的構(gòu)建，印刷電路板(PCB)設(shè)計也有類似特點。

1．設(shè)計領(lǐng)域

(1)行為級綜合，高級綜合或算法：具有更高的抽象級別，并允許自動進行體系結(jié)構(gòu)的探索處理。

(2)邏輯綜合(Synthesis)：對芯片抽象邏輯的翻譯，將邏輯的寄存器傳輸(RegisterTransferLevel，RTL)級描述(通常通過一個指定的硬件描述語言，如Verilog或VHDL)轉(zhuǎn)換成由獨立邏輯門組成的網(wǎng)表。

(3)原理圖設(shè)計輸入：設(shè)計芯片的電路圖，輸出Verilog、VHDL、SPICE及其他格式。

(4)布圖規(guī)劃(Floorplan)：將邏輯門、電源和地平面、I/O引腳、及硬件宏單元擺放到希望的位置。(這類似于一個城市規(guī)劃師對住宅、商業(yè)和工業(yè)區(qū)域的劃分處理。)

(5)布局(Place)和布線(route)：(對于數(shù)字器件)利用工具自動對綜合后的門級網(wǎng)表進行邏輯門和其他經(jīng)工藝映射后的元件進行布局，緊接著進行設(shè)計布線，將各元件的信號線和電源終端用導(dǎo)線連接起來。

(6)晶體管版圖設(shè)計：在模擬/混合信號器件中將原理圖轉(zhuǎn)換成布局示意圖，包含器件的所有圖層。

(7)協(xié)同設(shè)計：兩個或更多的電子系統(tǒng)的并行設(shè)計、分析或優(yōu)化。通常這些電子系統(tǒng)屬于不同的襯底，如多塊PCB板或多芯片封裝。

(8)?IP核：提供預(yù)編程的設(shè)計元素。

(9)?EDA技術(shù)數(shù)據(jù)庫：EDA應(yīng)用程序的專用數(shù)據(jù)庫。因為歷史上一般用途的數(shù)據(jù)庫在性能上無法滿足要求。

(10)設(shè)計收斂：IC設(shè)計有許多限制，解決一個問題往往使其他方面出現(xiàn)問題。設(shè)計收斂就是滿足所有約束的設(shè)計過程。

2．模擬仿真領(lǐng)域

(1)模擬：對電路的工作進行模擬以驗證其正確性和性能。

①晶體管級模擬——電路/版圖行為的低級晶體管級模擬，器件級精度。

②邏輯級模擬——RTL或門級網(wǎng)表的數(shù)字模擬，布爾邏輯級精度。

③行為級模擬——對設(shè)計的體系結(jié)構(gòu)運行進行高級別模擬，環(huán)路級或接口級精度。

④硬件仿真——使用專用硬件仿真目標(biāo)設(shè)計邏輯。有時可插入系統(tǒng)，代替尚未完成的芯片；這就是所謂的在電路仿真。

(2)工藝CAD(TechnologyCAD，TCAD)，對基本的工藝加工技術(shù)進行模擬和分析。半導(dǎo)體工藝模擬可以得到摻雜濃度分布，直接從器件物理推導(dǎo)出器件的電學(xué)特性。

(3)電磁場運算，或僅是場運算，直接對IC或PCB設(shè)計中感興趣的問題求解麥克斯韋方程組，比全局的版圖提取要慢，但更準(zhǔn)確。

3．分析和驗證領(lǐng)域

(1)功能驗證。

(2)跨時鐘域(ClockDomainCrossing，CDC)驗證：類似于lint代碼語法檢查工具，但這些檢查工具專門從事檢測和報告潛在的問題，如數(shù)據(jù)丟失，且存在穩(wěn)定性問題的多時鐘域設(shè)計中使用。

(3)形式驗證(Formalverification)，也稱模型檢驗：嘗試通過數(shù)學(xué)方法證明系統(tǒng)具有某些所需的特性，并且不會發(fā)生某些不希望的效應(yīng)(如死鎖)。

(4)等效性檢查：對芯片的RTL級描述和綜合后的門級網(wǎng)表進行算法比較，以確保在邏輯層功能的等效。

(5)靜態(tài)時序分析(Statictiminganalysis，STA)：在不依賴于輸入激勵的方式下對電路進行時序分析，從而發(fā)現(xiàn)在所有可能輸入時的最壞情況。

(6)物理驗證：檢查是否一個設(shè)計在物理上是可制造的，并且所得到的芯片將不具有任何功能性的物理缺陷，能滿足原始規(guī)格要求。

①設(shè)計規(guī)則檢查(Designrulecheck，DRC)。

②版圖電路圖一致性檢查(Layoutversusschematic，LVS)。

③版圖提取(RCX)。從版圖提取網(wǎng)表，其中包括寄生電阻(ParasiticResistorsExtraction，PRE)，有時也包括電容(RCX)，有時還包括電感，這些是芯片版圖所固有的。

(7)功耗分析和優(yōu)化：在不影響功能的前提下優(yōu)化電路以減少工作損耗。

(8)襯底耦合分析。

(9)電源網(wǎng)絡(luò)設(shè)計與分析。

4．制造準(zhǔn)備領(lǐng)域

(1)掩模數(shù)據(jù)準(zhǔn)備(MaskDataPreparation，MDP)：生成用于制造芯片的實際光刻掩模。

①分辨率增強技術(shù)(ResolutionEnhancementTechniques，RET)。增加最終光刻掩模的質(zhì)量的方法。

②光學(xué)鄰近校正(OpticalProximityCorrection，OPC)。對掩模所造成的衍射和干涉影響進行前期補償。

(2)掩模生成：從層次化設(shè)計中生成平板掩模圖像。

(3)可制造性設(shè)計(DesignforManufacturability，DFM)：用于優(yōu)化設(shè)計，使其更容易和廉價地制造。

(4)制造測試。

①自動測試向量生成(AutomaticTestPatternGeneration，ATPG)。為盡可能多的邏輯門和其他部件系統(tǒng)工作生成向量數(shù)據(jù)。

②內(nèi)建自測試(Built-inSelf-Test，BIST)。對設(shè)計中的邏輯或存儲器結(jié)構(gòu)安排獨立的測試控制器進行自動測試。

③可測試性設(shè)計(DesignForTest，DFT)。對門級網(wǎng)表添加邏輯結(jié)構(gòu)，以方便加工后芯片的缺陷測試。

集成電路EDA技術(shù)為現(xiàn)代集成電路理論和設(shè)計的表達與應(yīng)用提供了可行性，它已不是某一學(xué)科的分支，而是一門綜合性學(xué)科。它打破了計算機軟件與硬件間的壁壘，使計算機的軟件技術(shù)與硬件實現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，代表了集成電路設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。

2.2集成電路設(shè)計方法和設(shè)計流程簡介對不同類型的集成電路產(chǎn)品，集成電路設(shè)計方法的選擇是截然不同的。集成電路從應(yīng)用角度可劃分為二類：一類是通用集成電路；另一類是專用集成電路。通用集成電路也叫標(biāo)準(zhǔn)集成電路(StandardIntegratedCircuit)，這些電路并不針對任何用戶的要求設(shè)計，產(chǎn)品具有通用性，因而可以大批量生產(chǎn)。專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)是針對某種整機或電子系統(tǒng)的需求而專門設(shè)計的集成電路。

對于集成電路，其設(shè)計方法有很多種，按版圖結(jié)構(gòu)及制造方法分為半定制(Semi-custom)和全定制(Full-custom)這兩種實現(xiàn)方法。

全定制是一種基于晶體管級的、手工設(shè)計版圖的制造方法，設(shè)計者需要使用全定制版圖設(shè)計工具來完成，必須考慮晶體管版圖的尺寸、位置、互連線等技術(shù)細節(jié)，以使設(shè)計芯片的功能、面積、功耗、成本等達到最優(yōu)。這種設(shè)計方法工作量巨大，設(shè)計周期長，設(shè)計成本高，而且一次設(shè)計的成功率也比較低。

半定制是一種約束性設(shè)計方法，約束的目的是簡化設(shè)計、縮短設(shè)計周期、降低設(shè)計成本、提高設(shè)計正確率。半定制法按邏輯實現(xiàn)的方法不同，進一步分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。具體采用哪種方法，其選擇基于設(shè)計復(fù)雜度、時序要求、面積要求、電源要求、項目進度和資源幾個方面。

專用集成電路產(chǎn)品由于用途專一，產(chǎn)量較小，因此一般采用半定制設(shè)計來降低設(shè)計成本、縮短設(shè)計周期。當(dāng)然，如果用戶對產(chǎn)品性能要求很高時，也可采用全定制設(shè)計，但設(shè)計成本會有很大增加。

2.2.1半定制設(shè)計流程

半定制設(shè)計流程又稱為從RTL到GDSⅡ的設(shè)計流程，一般用來設(shè)計數(shù)字集成電路。粗略地說，數(shù)字集成電路設(shè)計的基本步驟可以分為：系統(tǒng)定義、寄存器傳輸級設(shè)計、物理設(shè)計。而根據(jù)邏輯的抽象級別，設(shè)計又分為系統(tǒng)行為級、寄存器傳輸級、邏輯門級。設(shè)計人員需要合理地書寫功能代碼、設(shè)置綜合工具、驗證邏輯時序性能、規(guī)劃物理設(shè)計策略等等。在設(shè)計過程中的特定時間點，還需要多次進行邏輯功能、時序約束、設(shè)計規(guī)則方面的檢查、調(diào)試，以確保設(shè)計的最終成果合乎最初的設(shè)計收斂目標(biāo)。

整個半定制集成電路設(shè)計流程如圖2.2所示。左側(cè)為流程，右側(cè)為用到的相應(yīng)EDA工具。

一般整個完整的流程可以分為前端(FrontEnd)和后端(BackEnd)兩部分，前端的主要任務(wù)是將HDL語言描述的電路進行仿真驗證、綜合和時序分析，最后轉(zhuǎn)換成基于工藝庫的門級網(wǎng)表，即從RTL到網(wǎng)表(netlist)的過程。而將物理設(shè)計稱為后端設(shè)計，即從網(wǎng)表到GDSⅡ版圖數(shù)據(jù)的過程。圖2.2半定制集成電路設(shè)計流程

下面對流程中的各個階段做個簡要介紹。

1．系統(tǒng)定義

系統(tǒng)定義是集成電路設(shè)計的最初規(guī)劃，主要完成結(jié)構(gòu)和邏輯設(shè)計，在此階段設(shè)計人員需要考慮系統(tǒng)的宏觀功能。

系統(tǒng)定義階段，設(shè)計人員還對芯片預(yù)期的工藝、功耗、時脈頻率、工作溫度等性能指標(biāo)進行規(guī)劃。

2．RTL(寄存器傳輸級)設(shè)計

目前的集成電路設(shè)計常常在寄存器傳輸級上進行，利用硬件描述語言來描述數(shù)字集成電路的信號儲存，以及信號在寄存器、存儲器、組合邏輯和總線等邏輯單元之間傳輸?shù)那闆r。在設(shè)計寄存器傳輸級代碼時，設(shè)計人員會將系統(tǒng)定義轉(zhuǎn)換為寄存器傳輸級的描述。

3．功能驗證

功能驗證是電子設(shè)計自動化中驗證數(shù)字電路是否與預(yù)定規(guī)范功能相符的一個驗證過程，通常所說的功能驗證、功能仿真是指不考慮實際器件的延遲時間，只考慮邏輯功能的一個流程。功能驗證的目標(biāo)是達到盡可能高的測試覆蓋率，被測試的內(nèi)容要盡可能覆蓋所有的語句、邏輯分支、條件、路徑、觸發(fā)、狀態(tài)機的狀態(tài)等，同時在某些階段還必須包括對時序的檢查。

設(shè)計人員完成寄存器傳輸級設(shè)計之后，會利用測試平臺、斷言等方式來進行功能驗證，檢驗項目設(shè)計是否與之前的功能定義相符，如果有誤，則需要檢測之前設(shè)計文件中存在的漏洞?，F(xiàn)代超大規(guī)模集成電路的整個設(shè)計過程中，驗證所需的時間和精力越來越多，甚至都超過了寄存器傳輸級設(shè)計本身，人們設(shè)置并專門針對驗證開發(fā)了新的工具和語言。

4．邏輯綜合(Logicsynthesis)

設(shè)計人員通常使用硬件描述語言來進行電路的高級抽象(通常是數(shù)字電路寄存器傳輸級的數(shù)據(jù)、行為)描述數(shù)字電路的邏輯功能，這樣他們可以把更多精力投入功能方面的設(shè)計，而避免在一開始就研究可能極其復(fù)雜的電路連線。

然而，從電路的高級抽象描述到實際連線網(wǎng)表，并不是一項簡單的工作。在以前，這需要設(shè)計人員完成邏輯函數(shù)的建立、簡化、繪制邏輯門網(wǎng)表等諸多步驟。隨著電路的集成規(guī)模越來越大，人工進行邏輯綜合變成了一項十分繁瑣的任務(wù)。

5．形式等效性驗證

驗證問題往往是IC產(chǎn)品開發(fā)中最耗費時間的過程之一，而且它需要相當(dāng)多的計算資源。開發(fā)一個帶有相應(yīng)的測試向量的測試平臺是很費時的工作，它要求開發(fā)者必須對設(shè)計行為有很好、很深入的理解，而形式驗證技術(shù)，簡單地說就是將兩個設(shè)計(或者說一個設(shè)計的兩個不同階段的版本)進行等效性比較的技術(shù)，由于能夠很有效地縮短為了解決關(guān)鍵的驗證問題所花費的時間，正在逐漸地被更多的人接受和使用。形式等效性驗證(formalequivalencechecking)就是在集成電路設(shè)計中，通過一些數(shù)學(xué)方法(如二元決策圖、布爾可滿足性問題)，來對不同電路之間進行形式驗證，比較它們在行為上是否等效。

6．時序分析

現(xiàn)代集成電路的時鐘頻率已經(jīng)到達了兆赫茲級別，而大量模塊內(nèi)、模塊之間的時序關(guān)系極其復(fù)雜。因此，除了需要驗證電路的邏輯功能，還需要進行時序分析，即對信號在傳輸路徑上的延遲進行檢查，判斷其是否符合時序收斂要求。時序分析所需的邏輯門標(biāo)準(zhǔn)延遲格式信息可以由標(biāo)準(zhǔn)單元庫(或從用戶自己設(shè)計的單元提取的時序信息)提供。隨著電路特征尺寸不斷減小，互連線延遲在實際的總延時中所占的比例愈加顯著，因此在物理設(shè)計完成之后，把互連線的延遲納入考慮，才能夠精準(zhǔn)地進行時序分析。

7．物理設(shè)計(Physicaldesign)

物理設(shè)計又稱為物理綜合，在邏輯綜合完成之后，利用器件制造公司提供的工藝信息，前面完成的設(shè)計將進入布圖規(guī)劃、布局、布線階段，工程人員需要根據(jù)延遲、功耗、面積等方面的約束信息，合理設(shè)置物理設(shè)計工具的參數(shù)，不斷調(diào)試，以獲取最佳的配置，從而決定元件在晶圓上的物理位置。如果是全定制設(shè)計，工程師還需要精心繪制單元的集成電路版圖，調(diào)整晶體管尺寸，從而降低功耗、延時。

通常后端設(shè)計就是指物理設(shè)計，其主要任務(wù)如下：

(1)將綜合后的電路網(wǎng)表實現(xiàn)成版圖(自動布局布線，AutoPlace&Route，APR)。

(2)證明所實現(xiàn)的版圖滿足時序要求，符合設(shè)計規(guī)則(DRC)、版圖與電路網(wǎng)表一致(LVS)。

(3)提取版圖的延時信息(RCExtract)，供前端做版圖后仿真。

圖2.3為詳細的物理設(shè)計流程，其中的關(guān)鍵步驟是布圖規(guī)劃、布局和布線。圖2.3物理設(shè)計流程

布圖規(guī)劃(Floorplan)：對于電路主要功能模塊在試驗性布局中的圖形表示。

布局(Placement)：根據(jù)時序收斂要求，對單元的布局進行優(yōu)化調(diào)整。

時鐘樹綜合(ClockTreeSynthesis)：形成全局或局部的時鐘分布網(wǎng)絡(luò)，保證時鐘的同步。

布線(Routing)：布線通常在布局完成之后進行，布局已經(jīng)將各種電路組件安置在芯片上，布線則進行這些組件之間的互連線配置。

靜態(tài)時序分析(StaticTimingAnalysis)：計算所有路徑上的延遲，看時序是否收斂。

寄生參數(shù)提取(ParasiticExtraction)：提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻、寄生電容，轉(zhuǎn)換延遲后供靜態(tài)時序分析和后仿真使用。

版圖后仿真(Post-layoutSimulation)：利用布局布線完成后獲得的精確延遲參數(shù)和網(wǎng)表進行仿真，以驗證功能和時序的正確性。

ECO(EngineeringChangeOrder)：發(fā)現(xiàn)個別路徑有時序或邏輯錯誤時，對設(shè)計進行小范圍的修改。

8．物理驗證(PhysicalVerification)

在制版流片以前，要經(jīng)過一系列的驗證步驟，這些驗證步驟一般統(tǒng)稱簽核(sign-off)。這是一個反復(fù)進行的迭代過程。一般分為前端簽核(Front-endsign-off)和后端簽核(Back-endsign-off)。通常形式驗證、壓降分析、信號完整性分析、靜態(tài)時序分析屬于前端簽核。而對版圖進行設(shè)計規(guī)則檢查(DRC)和版圖電路網(wǎng)表一致性檢查(LVS)是后端簽核。

9．制版流片(Tapeout)

在物理設(shè)計最終階段，將設(shè)計轉(zhuǎn)化成工業(yè)界標(biāo)準(zhǔn)化的文件格式(如GDSII)，半導(dǎo)體制造工廠根據(jù)此文件制造出實際的物理電路。這個步驟不再屬于集成電路設(shè)計和計算機工程的范疇，而是直接進入半導(dǎo)體制造工藝領(lǐng)域，關(guān)注的重心亦轉(zhuǎn)向具體的材料、器件制作。

2.2.2全定制設(shè)計流程

全定制設(shè)計流程又稱為從電路圖(Schematic)到GDSⅡ的設(shè)計流程，一般用于設(shè)計模擬集成電路和數(shù)/模混合集成電路，或者數(shù)字集成電路的標(biāo)準(zhǔn)單元的設(shè)計。

全定制集成電路設(shè)計詳細流程如圖2.4所示，大體上可分為電路設(shè)計、模擬仿真、版圖設(shè)計和版圖驗證四個部分，一般講電路設(shè)計和模擬稱為前端設(shè)計，將版圖設(shè)計和驗證稱為后端設(shè)計。圖2.4全定制集成電路設(shè)計流程

今日在市面上所能看到的許多SPICE同類軟件均是以SPICE2系列為基礎(chǔ)再加改進而成的商業(yè)化產(chǎn)品。成功的商業(yè)版本主要有：

(1)?SPECTRE，由最初的SPICE作者之一KenKundert和JacobWhite開始最初的框架，現(xiàn)屬于Cadence公司，在SPICE的基礎(chǔ)上對算法進行了改進，使得計算的速度更快，收斂性能更好。

(2)?HSPICE，最初由MetaSoftware公司開發(fā)，現(xiàn)屬于Synopsys公司。作為業(yè)界標(biāo)準(zhǔn)的電路仿真工具，它所支持的器件模型更廣泛。

(3)?Eldo，最初由Anacad公司開發(fā)，現(xiàn)屬于MentorGraphics公司。

(4)?Silvaco公司的提供的SmartSpice，用于設(shè)計復(fù)雜的高精度模擬電路、模擬混合信號電路、分析關(guān)鍵網(wǎng)路，特性表征單元庫等等。SmartSpice兼容于流行的模擬設(shè)計流程和各種器件模型。

CDF(ComponentDescriptionFormat，組件描述格式)和Callback：器件的屬性描述文件，定義了器件類型、器件名稱、器件參數(shù)及參數(shù)調(diào)用關(guān)系函數(shù)集Callback、器件模型、器件的各種視圖格式等；

參數(shù)化單元(ParameterizedCell，Pcell)：它由Cadence的SKILL語言編寫，其對應(yīng)的版圖通過了DRC和LVS驗證，方便設(shè)計人員進行SchematicDrivenLayout(原理圖驅(qū)動的版圖)設(shè)計流程；

技術(shù)文件(TechnologyFile)：用于版圖設(shè)計和驗證的工藝文件，包含GDSII的設(shè)計數(shù)據(jù)層和工藝層的映射關(guān)系定義、設(shè)計數(shù)據(jù)層的屬性定義、在線設(shè)計規(guī)則、電氣規(guī)則、顯示色彩定義和圖形格式定義等；

規(guī)則文件(RuleDecks)：DRC/LVS/PEX所用到規(guī)則文件。

在開發(fā)PDK的演進中，有些事情在慢慢變化：

一是Virtuoso不再是這個領(lǐng)域唯一的玩家，所有主要的EDA廠商都紛紛給出了自己的解決方案，但沒有一家EDA工具能讀寫Virtuoso的PDK。Virtuoso的PDK是采用Cadence的SKILL語言開發(fā)的，目前沒有將其公開化。

二是設(shè)計規(guī)則變得如此復(fù)雜，以至于開發(fā)一套特定工藝的PDK花費巨大。相應(yīng)的開發(fā)針對不同版圖編輯器的PDK更是需要很多的經(jīng)驗，但此項工作又不能給代工廠或用戶帶來實際的利益。

由于Cadence不愿意公開他的PDK，iPDK作為一個PDK標(biāo)準(zhǔn)漸漸走入人們的視線。這是由IPL(InteroperablePDKLibrariesAlliance)組織發(fā)起，聯(lián)合TSMC，采用Ciranova的PyCell(基于Python而非SKILL語言)開發(fā)出的一套新PDK標(biāo)準(zhǔn)，目前被各大EDA廠商的版圖編輯器所支持。盡管Virtuoso沒在官方表態(tài)，實際上也在偷偷地支持這一標(biāo)準(zhǔn)。

2.3主要的EDA廠商及其產(chǎn)品介紹

2.3.1Cadence公司主要產(chǎn)品Cadence公司的主要產(chǎn)品有：邏輯仿真NC-Verilog，綜合工具BuildGates，PKS物理綜合工具，自動布局布線工具SOCEncounter，全定制集成電路版圖設(shè)計平臺Virtuoso，版圖驗證工具Assura等數(shù)十個IC設(shè)計工具，另外還有PCB和系統(tǒng)設(shè)計工具SPB。

1．Spectre

Spectre是美國Cadence公司開發(fā)的用于模擬集成電路、混合信號電路設(shè)計和仿真的EDA軟件，功能強大，仿真功能多樣，包含有直流仿真(DCAnalysis)、瞬態(tài)仿真(TransientAnalysis)、交流小信號仿真(ACAnalysis)、零極點分析(PZAnalysis)、噪聲分析(NoiseAnalysis)、周期穩(wěn)定性分析(PeriodicSteady-stateAnalysis)和蒙特卡羅分析(MentoCarloAnalysis)等，并可對設(shè)計仿真結(jié)果進行成品率分析和優(yōu)化，大大提高了復(fù)雜集成電路的設(shè)計效率。尤其是其具有圖形界面的電路圖輸入方式，使其成為目前最為常用的CMOS模擬集成電路設(shè)計工具。

2．VirtuosoLayoutEditor

作為Cadence公司在物理版圖工具方面的重要產(chǎn)品，VirtuosoLayoutEditor是目前應(yīng)用最為廣泛的版圖實現(xiàn)工具。它與各大晶圓廠商合作，可以識別不同的工藝層信息，支持定制專用集成電路、單元與模塊級數(shù)字、混合信號與模擬設(shè)計。并采用Cadence公司的空間型布線技術(shù)，與其他軟件組件配合，快速而精確地完成版圖設(shè)計工作。

VirtuosoLayoutEditor主要具有以下幾方面特點：

(1)在器件、單元及模塊級加快定制的模擬集成電路設(shè)計版圖布局。

(2)支持約束與電路原理圖驅(qū)動的物理版圖實現(xiàn)。

(3)在設(shè)計者提交原理圖或者需要對標(biāo)準(zhǔn)單元進行評估、改動等活動時，快速標(biāo)準(zhǔn)單元功能可以將布局性能提高10倍。

(4)提供高級節(jié)點工藝與設(shè)計規(guī)則的約束驅(qū)動執(zhí)行。

3．Assura

Assura可以看做是Spectre中自帶版圖物理驗證工具Diva的升級版，通過設(shè)定一組規(guī)則文件，支持較大規(guī)模電路的版圖物理驗證、交互式和批處理模式。但在進行驗證前，設(shè)計者需要手動導(dǎo)出電路圖和版圖的網(wǎng)表文件。新版本的Assura環(huán)境可以在同一界面中打開電路圖和版圖界面，極大地方便了設(shè)計者定位、修改版圖中的DRC和LVS錯誤。參數(shù)反提支持Spectre、Hspice和Eldo環(huán)境中的網(wǎng)表格式，由設(shè)計者自行選擇仿真工具進行仿真。

4．NC-Verilog

NC-Verilog是Cadence公司原RTL級功能仿真工具Verilog-XL的升級版。相比于后者NC-Verilog的仿真速度、處理龐大設(shè)計能力以及存儲容量都大為增加。NC-Verilog在編譯時，首先將Verilog代碼轉(zhuǎn)換為C程序，再將C程序編譯到仿真器。它兼容了Verilog-2001的大部分標(biāo)準(zhǔn)，并且得到Cadence公司的不斷更新。目前在64位操作系統(tǒng)中，NC-Verilog可以支持超過1億門的芯片設(shè)計。

5．SoCEncounter

嚴(yán)格地說，SoCEncounter不僅僅是一個版圖布局布線工具，它還集成了一部分邏輯綜合和靜態(tài)時序分析的功能。作為布局布線工具，SoCEncounter在支持28nm先進工藝的同時，還支持1億門晶體管的全芯片設(shè)計。在低功耗設(shè)計中，往往需要大量門控時鐘以及動態(tài)電壓、頻率調(diào)整所產(chǎn)生的多電壓域，SoCEncounter可以在設(shè)計過程中自動劃分電壓域，并插入電壓調(diào)整器來平衡各個電壓值，同時對時鐘樹綜合、布局、布線等流程進行優(yōu)化。

2.3.2Synopsys公司主要產(chǎn)品

Synopsys公司為復(fù)雜集成電路(IC)、系統(tǒng)芯片(SoC)、電子系統(tǒng)和FPGA提供全線的EDA工具、設(shè)計技術(shù)和解決方案。它在前端(front-end)的解決方案最為優(yōu)秀。2002年6月購并Avam!之后，將業(yè)界認(rèn)同的前端工具和后端工具結(jié)合在一起，為客戶提供一個完整的解決方案。從系統(tǒng)級設(shè)計和驗證，到RTL代碼，再到布局布線，直至GDSII網(wǎng)表的逐步細化、收斂的設(shè)計流程。

Synopsys公司的主要產(chǎn)品有功能驗證VCS、綜合DesignCompiler、靜態(tài)時序分析PrimeTime、半定制版圖設(shè)計ASTRO/ICC、全定制版圖設(shè)計Laker、模擬仿真HSpice/NanoSim。

與Cadence的產(chǎn)品相比，Synopsys的綜合工具具有很大的優(yōu)勢，但Synopsys的產(chǎn)品不含PCB工具。

1．Hspice

Hspice是原Meta-Software(現(xiàn)屬于Synopsys公司)研發(fā)的模擬及混合信號集成電路設(shè)計工具。與Cadence公司的Spectre圖形界面輸入不同，Hspice通過讀取電路網(wǎng)表以及電路控制語句的方式進行仿真，是目前公認(rèn)仿真精度最高的模擬集成電路設(shè)計工具。

與Spectre類似，Hspice也包含有直流仿真、瞬態(tài)仿真、交流小信號仿真、零極點分析、噪聲分析、傅里葉分析、最壞情況分析和蒙特卡羅分析等功能。

2．Laker

Laker是原臺灣SprintSoft公司開發(fā)的新一代版圖編輯工具，在2012年被Synopsys公司收購，如今成為了Synopsys旗下的EDA版圖工具。相比傳統(tǒng)的Virtuoso版圖工具，Laker最大的亮點在于創(chuàng)造性的引入電路圖驅(qū)動版圖技術(shù)(SchematicDrivenLayout)，即實現(xiàn)了與印刷電路板EDA工具類似的電路圖轉(zhuǎn)換版圖功能。設(shè)計者可以通過電路圖直接導(dǎo)入，形成版圖，并得到器件之間互連的預(yù)拉線，大幅度減少了人為版圖連線造成的錯誤，提高了版圖編輯效率。

此外，Laker還具有以下幾個特點：

(1)電路圖窗口和版圖窗口同時顯示，方便設(shè)計者實時查看器件和連接關(guān)系。

(2)自動版圖布局模式，將電路圖中的器件快速布置到較為合適的位置。

(3)實時的電氣規(guī)則檢查、高亮正在操作的版圖元件，避免了常見的短路和斷路錯誤。

3.?VCS(VerilogCompiledSimulator)

VCS是Synopsys公司的編譯型Verilog模擬器，它完全支持OVI標(biāo)準(zhǔn)的VerilogHDL語言。VCS具有較高的仿真性能，內(nèi)存管理能力可以支持千萬門級的ASIC設(shè)計，而其模擬精度也完全滿足深亞微米專用集成電路的設(shè)計要求。VCS具有高性能、大規(guī)模和高精度的特點，適用于從行為級、RTL到流片等各個設(shè)計階段。

4．DC(DesignCompiler)

Synopsys公司的DC目前得到全球60多個半導(dǎo)體廠商、380多個工藝庫的支持，占據(jù)了近91%的市場份額。DC是十多年來工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品。它根據(jù)設(shè)計描述和約束條件，并針對特定的工藝庫自動綜合出一個優(yōu)化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報告，在縮短設(shè)計時間的同時提高設(shè)計性能。

5．PT(PrimeTime)

PrimeTime是針對復(fù)雜、百萬門芯片進行全芯片、門級靜態(tài)時序分析的工具。PrimeTime可以集成于邏輯綜合和物理綜合的流程，讓設(shè)計者分析并解決復(fù)雜的時序問題，并提高時序收斂的速度。PrimeTime是眾多半導(dǎo)體廠