現(xiàn)代數(shù)字系統(tǒng)設(shè)計05電子設(shè)計競賽培訓(xùn)

現(xiàn)代數(shù)字系統(tǒng)設(shè)計技術(shù)全國大學(xué)生電子設(shè)計競賽選拔培訓(xùn)郭萬有2005.51/18/2024◆數(shù)字集成電路、數(shù)字系統(tǒng)、EDA◆SOC與SOPC◆IP核◆基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計EDA技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設(shè)計◆總結(jié)◆DSP的FPGA實現(xiàn)◆附：數(shù)字系統(tǒng)運用1/18/2024第一節(jié)數(shù)字集成電路、數(shù)字系統(tǒng)、EDA1/18/2024規(guī)范通用器件〔SSI/MSI〕微處置器(CPU)、單片機(jī)〔MCU〕等軟件組態(tài)器件，外圍器件(LSI,VLSI)等1.1數(shù)字集成電路門陣列〔GateArray〕規(guī)范單元(StandardCell)可編程邏輯器件(ProgrammableLogicDevice)PROMFPLAPALGALHDPLDFPGAASIC全定制(FullCustom)半定制(Semi-Custom)EPLDCPLD1/18/2024◆可編程邏輯器件閱歷了從PROM、PLA、PAL、GAL、EPLD到CPLD和FPGA的開展過程，在構(gòu)造、工藝、集成度、功能、速度和靈敏性方面不斷地改良和提高。目前,FPGA已開場采用90nm工藝，集成度可達(dá)上千萬門，速度可達(dá)千兆級，內(nèi)置硬核、存儲器、DSP塊、PLL等,支持多種軟核,成為理想的SOC設(shè)計平臺．1/18/2024VS1/18/2024低速數(shù)字系統(tǒng)信號速率：＜１MHz平臺：MCU、SSI/MSI、LSI、VLSI中高速數(shù)字系統(tǒng)信號速率：１0MHz級平臺：DSP、Embedded、高端CPU、CPLD高速數(shù)字系統(tǒng)信號速率:１00MHz級平臺：FPGA、ASIC現(xiàn)代數(shù)字系統(tǒng)平臺：FPGA、ASIC，內(nèi)嵌DSP、ARM等數(shù)字系統(tǒng)的設(shè)計對FPGA及EDA的依賴程度愈來愈高1.2數(shù)字系統(tǒng)1/18/2024單片機(jī)系統(tǒng)1/18/2024DSP及嵌入式系統(tǒng)1/18/2024FPGA系統(tǒng)1/18/2024 1.3EDA技術(shù)EDA(ElectronicDesignAutomation)，即電子設(shè)計自動化，是聚集計算機(jī)運用學(xué)、微電子學(xué)和電子系統(tǒng)科學(xué)最新成果的一系列電子系統(tǒng)設(shè)計軟件。EDA閱歷了三個開展階段：◆CAD(ComputerAidedDesign)階段(60年代中~80年代初)◆CAE(ComputerAidedEngineering)階段(80年代初~90年代)◆ESDA(ElectronicSystemDesignAutomation)階段(90年代初以來的高速開展的階段)1/18/2024數(shù)字系統(tǒng)EDA主要特征◆高層綜合(HLS)實際與方法獲得進(jìn)展，推進(jìn)了行為級綜合優(yōu)化工具的完善與開展。

◆采用硬件描畫言語來描畫設(shè)計：構(gòu)成了VHDL和VerilogHDL兩種規(guī)范硬件描畫言語；采用C言語、MATLAB描畫數(shù)字邏輯也已成為現(xiàn)實。

◆采用平面規(guī)劃(Floorplaning)技術(shù),對邏輯綜合和物理幅員設(shè)計進(jìn)展結(jié)合管理。

◆可測性綜合設(shè)計。開發(fā)了掃描輸入、BLST〔內(nèi)建自測試〕、邊境掃描等可測性設(shè)計(DFT)工具，并已集成到EDA系統(tǒng)中。1/18/2024著名EDA公司1/18/2024第二節(jié)基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計1/18/20242.1可編程邏輯器件構(gòu)造根本PLD構(gòu)造輸入電路與陣列或陣列輸出電路輸入輸出輸入項乘積項或項1/18/2024PIACPLD構(gòu)造圖I/OControlBlockLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLAB1/18/2024...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFPGA構(gòu)造圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列1/18/20241/18/2024

ISEFoundation包含了業(yè)界用于可編程邏輯設(shè)計的最先進(jìn)的時序驅(qū)動實現(xiàn)工具，以及設(shè)計輸入、綜合和驗證功能。

2.1可編程邏輯器件開發(fā)環(huán)境1/18/20241.3可編程邏輯器件開發(fā)過程設(shè)計預(yù)備設(shè)計輸入原理圖硬件描畫言語設(shè)計綜合與實現(xiàn)優(yōu)化合并、映射規(guī)劃、布線生成編程文件功能仿真時序仿真器件測試器件編程1/18/2024設(shè)計輸入道路圖1K-5K10-100K100K-1M1M-10M19911993199519971999200120032005EquationsSchematicsRTLBehavioralVHDL/VerilogIntellectualPropertyMATLABDSPBUilDERC-Code

SystemC1UsableGates(K)1/18/20241.4基于FPGA設(shè)計的特點◆PLD改動了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法門級板級芯片級◆EDA技術(shù)極大地提高了設(shè)計效率設(shè)計輸入設(shè)計綜合設(shè)計實現(xiàn)設(shè)計驗證

1/18/2024第三節(jié)IPCORE1/18/2024IP的定義IP(IntellectualProperty)是知識產(chǎn)權(quán)的簡稱。IP定義為：經(jīng)過預(yù)先設(shè)計、預(yù)先驗證，符合產(chǎn)業(yè)界普遍認(rèn)同的設(shè)計規(guī)范和設(shè)計規(guī)范，具有相對獨立功能的電路模塊；可重用于SoC或復(fù)雜ASIC/FPGA設(shè)計中。在工業(yè)界，IP常被稱為SIP(SiliconIP)或VC(VirtualComponent)。在FPGA設(shè)計界，IP稱為IP核〔IPCore〕，有硬核(hardcore〕、軟核〔softcore)之分.1/18/2024來源:IntelpublicpresentationsIP的位置——IC產(chǎn)業(yè)的三次分工1/18/2024工藝開展與設(shè)計效率之間的剪刀差1/18/2024IP重用對設(shè)計消費率的提高IP模塊是設(shè)計重用的關(guān)鍵部分，是終了“設(shè)計間距〞獨一有效的方法，假設(shè)沒有它，半導(dǎo)體消費商和OEM供應(yīng)商根本無法到達(dá)今天曾經(jīng)到達(dá)的程度。1/18/2024IP規(guī)范化組織NameEstablishTimeRegionFunctionVSIA1996U.S.A制定IP規(guī)范、標(biāo)準(zhǔn)；發(fā)展支撐軟件VCX1998England提供IP發(fā)行標(biāo)準(zhǔn)和交易方法；為電子商務(wù)交易立法；提供數(shù)據(jù)庫安全系統(tǒng)D&R1997U.S.A提供檢索系統(tǒng)；支持查找和發(fā)展IP；基于因特網(wǎng)的IP管理系統(tǒng)OCP-IP2001U.S.A為面向“即插即用”的SOC設(shè)計提供一套完整的標(biāo)準(zhǔn)IP核插座接口協(xié)議1/18/2024Altera公司部分IPCoreMegaCore

FunctionVersionSupportsOpenCore?

PlusSOPCBuilderReadyDSPBuilderReady

PCICompiler:32-bitMaster/Target3.2.0

PCICompiler:64-bitMaster/Target3.2.0

8-bitHyperTransport?

BusInterface1.3.0

DDRSDRAMController2.2.0

FiniteImpulseResponseCompiler3.1.0

NumericallyControlledOscillatorCompiler2.2.0

FastFourierTransform(FFT/IFFT)2.1.0

ColorSpaceConverter2.2.0

Reed-SolomonCompiler,Decoder3.5.0

Reed-SolomonCompiler,Encoder3.5.0

TurboDecoder1.6.0

TurboEncoder1.6.0

ViterbiCompiler,ParallelDecoder4.1.0

ViterbiCompiler,SerialDecoder4.1.0

8B10BEncoder/Decoder1.5.0

Parallel&SerialRapidIO?

PhysicalLayer2.1.0

POS-PHYLevel2&3Compiler1.3.0

POS-PHYLevel42.2.1

SONET/SDHCompiler2.3.0

UTOPIALevel2Master2.3.0

UTOPIALevel2Slave2.4.0

1/18/2024第四節(jié)SOC與SOPC1/18/2024IC設(shè)計開展周期圖許氏循環(huán)提示了集成電路產(chǎn)品沿著“通用〞與“公用〞動搖開展的規(guī)律；預(yù)測了繼SoC之后的下一代的產(chǎn)品將是一種通用器件：可重構(gòu)SoC——SOPC。SOPC1/18/2024系統(tǒng)芯片——SOCSoC〔SystemonaChip〕CPUDSPAnalogI/FROMPCB〔SystemonaBoard〕1/18/2024SOPC—SystemonaProgrammableChip1/18/2024SOPC的途徑1/18/2024SOPCBuilderSOPC

Builder庫中已有的組件：處置器

片內(nèi)處置器

片外處置器的接口IP外設(shè)存儲器接口通用的微-外設(shè)通訊外設(shè)橋接口數(shù)字信號處置〔DSP〕IP硬件加速外設(shè)1/18/2024AlteraSOPC—NiosIIBuilderTMEBISRAM(SinglePort)SDRAMControllerDPRAMSDRAMInterfaceFlashInterfaceBridgeMasterPortSlavePortDual-PortRAMInterfaceARM-orMIPS-BasedProcessorPLLsPLDStripeInterconnectPortsCompletedSOPCArchitectureConfiguredIPCoresConfiguredSiliconFeatures(e.g.MemoryMapping)1/18/2024AlteraSOPC—NiosII實驗板1/18/2024HardCopy——構(gòu)造化的ASIC1/18/2024嵌有IBMPowerPC處置器硬核MicroBlaze?的FPGA1/18/2024第五節(jié)DSP的FPGA實現(xiàn)1/18/2024Xilinx:多達(dá)444個18X18嵌入式乘法器豐富的DSP算法庫MATLAB?/Simulink?、XilinxSystemGeneratorforDSPAltera:

FPGA的DSP特性1/18/2024AlteraFPGA上的DSP塊1/18/2024在AlteraFPGA上實現(xiàn)DSP1/18/2024DSPBuilder將與MATLAB、Simulink塊和Altera的IPMegaCore?功能塊組合在一同，從而把系統(tǒng)級的設(shè)計和DSP算法的實現(xiàn)銜接在一同。DSPBuilder允許系統(tǒng)、算法、和硬件設(shè)計去共享一個通用的開發(fā)平臺。

DSPBuilder1/18/2024AlteraDSP設(shè)計流程1/18/2024總結(jié)◆FPGA/CPLD成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計的主力載體◆嵌入式處置器、DSP功能塊的完善與開發(fā)主導(dǎo)著當(dāng)前FPGA構(gòu)造的開展◆EDA軟件以IP核的設(shè)計及運用為重要內(nèi)容◆現(xiàn)代數(shù)字系