觸發(fā)器及其應用

第9章時序邏輯電路

編輯課件觸發(fā)器是一個具有記憶功能的二進制信息存貯器件，是構成各種時序電路的最根本的邏輯單元。本章介紹了根本RS觸發(fā)器，JK觸發(fā)器，D觸發(fā)器，移位存放器，計數(shù)器，多諧振蕩器的原理應用電路與計算機仿真設計方法。本章的重點是掌握觸發(fā)器組成的應用電路的仿真設計與分析方法。注意不同結構形式的觸發(fā)器之間的差異，注意采用不同觸發(fā)器構成的存放器，計數(shù)器，多諧振蕩器的特點。內(nèi)容提要編輯課件9.1觸發(fā)器及其應用編輯課件觸發(fā)器具有兩個穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1〞和“0〞，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉到另一個穩(wěn)定狀態(tài)，它是一個具有記憶功能的二進制信息存貯器件，是構成各種時序電路的最根本的邏輯單元。編輯課件9.1.1根本RS觸發(fā)器

圖9.1.1根本RS觸發(fā)器編輯課件圖9.1.1為由兩個與非門交叉耦合構成的根本RS觸發(fā)器，它是無時鐘控制低電平直接觸發(fā)的觸發(fā)器。根本RS觸發(fā)器具有置“0〞、置“1〞和“保持〞三種功能。通常稱為置“1〞端，因為＝0〔＝1〕時觸發(fā)器,被置“1〞；為置“0〞端,因為＝0〔＝1〕時觸發(fā)器被置“0〞,當＝＝1時狀態(tài)保持；編輯課件＝＝0時，觸發(fā)器狀態(tài)不定，應防止此種情況發(fā)生，9.1.1為根本RS觸發(fā)器的功能表。根本RS觸發(fā)器。也可以用兩個“或非門〞組成，此時為高電平觸發(fā)。

編輯課件輸

入

輸

出

SRQn+1

Qn+10110100111Qn

Qn

11

φ

φ

表9.1.1根本RS觸發(fā)器的功能表編輯課件9.1.2JK觸發(fā)器

在輸入信號為雙端的情況下，JK觸發(fā)器是功能完善、使用靈活和通用性較強的一種觸發(fā)器。本例采用4027B雙JK觸發(fā)器，在Multisim環(huán)境下的引腳功能如圖9.1.2所示。

JK觸發(fā)器的狀態(tài)方程為:

Qn+1

＝JQn

＋kQn

編輯課件J和K是數(shù)據(jù)輸入端，是觸發(fā)器狀態(tài)更新的依據(jù)，假設J、K有兩個或兩個以上輸入端時，組成“與〞的關系。Q與為兩個互補輸出端。通常把Q＝0、＝1的狀態(tài)定為觸發(fā)器“0〞狀態(tài)；而把Q＝1，＝0定為“1〞狀態(tài)。編輯課件圖9.1.2雙JK觸發(fā)器引腳排列

編輯課件上升沿觸發(fā)JK觸發(fā)器的功能如表9.1.2輸

入

輸

出

SD

RD

CPJkQn+1

Qn+1

01×××1010×××0100×××φφ11↑00Qn

Qn

11↑101011↑0101編輯課件11↑11Qn

Qn

11↑××Qn

Qn

注：×—任意態(tài)，↓—高到低電平跳變，↑—低到高電平跳變，Qn〔Qn〕—現(xiàn)態(tài)，Qn+1〔Qn+1〕—次態(tài)，φ—不定態(tài)JK觸發(fā)器常被用作緩沖存儲器，移位存放器和計數(shù)器。編輯課件9.1.3D觸發(fā)器

在輸入信號為單端的情況下，D觸發(fā)器用起來最為方便，其狀態(tài)方程為Qn+1＝Dn，其輸出狀態(tài)的更新發(fā)生在CP脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時鐘到來前D端的狀態(tài)，D觸發(fā)器的應用很廣，可用作數(shù)字信號的存放，移位存放，分頻和波形發(fā)生等。有很多種型編輯課件號可供各種用途的需要而選用。如雙D74LS74、四D74LS175、六D74LS174、CD4042等。圖9.1.3為6DCD4042的引腳排列。功能如表9.1.3。

編輯課件9.1.3CD4042引腳排列圖編輯課件表9.1.3D觸發(fā)器功能表輸

入

輸

出

SDRDCPDQn＋1

Qn＋101××1010××0100××φφ11↑11011↑00111↑×Qn

Qn

編輯課件9.1.4雙J-K觸發(fā)器組成的時鐘變換電路該電路主要用于單一雙時鐘脈沖的轉換，可作為雙時鐘可逆計數(shù)器的脈沖源。圖9.1.4所示電路是由雙J-K觸發(fā)器CC4027和四2輸入端與非門CC4011構成的時鐘變換電路。將CC4027的J端(⑥腳)接至端(②腳)，K端(⑤腳)接至Q端(①腳)，CP編輯課件端(③腳)接與非門U2A和門U2C的輸入端。假設Q端初始狀態(tài)為低電平“o〞狀態(tài)，當CP脈沖上升沿到達后，Q端變?yōu)楦唠娖健?〞狀態(tài)，端為低電平“o〞狀態(tài)。CP脈沖和Q端輸出經(jīng)門U2A與非后送入反相器門U2B，輸出一個與CP脈沖同步的脈沖。編輯課件圖9.1.4時鐘變換電路

編輯課件當?shù)诙€CP上升沿到達后，Q變?yōu)榈碗娖健皁〞狀態(tài)，變?yōu)楦唠娖健?〞狀態(tài)。CP脈沖和端輸出經(jīng)門U2C與非后送入反相器門U2D，輸出一個與CP脈沖同步的脈沖。應當指出：經(jīng)轉換的雙時鐘脈沖，其頻率為CP的二分之一，QA〔QA〕與QB〔QA〕相差180。波形如圖9.1.5所示。編輯課件圖9.1.5QA、QB輸出波形圖編輯課件9.1.5四鎖存D型觸發(fā)器組成的智力競賽搶答器智力競賽搶答電路如圖9.1.6所示。該電路能鑒別出4個數(shù)據(jù)中的第1個到來者，而對隨之而后到來的其它數(shù)據(jù)信號不再傳輸和作出響應。至于哪一位數(shù)據(jù)最先到來，那么可從LED指示看出。該電路主要用于智力競賽搶答器中。編輯課件圖9.1.6智力競賽搶答電路編輯課件圖9.1.6所示電路是由四鎖存D型觸發(fā)器CC4042，雙4輸入端與非門CC4012、四2輸入端或非門CC4001和六同相緩沖/變換器CC4010構成的智力競賽搶答器。電路工作時，CC4042的極性端EO(POL)處于高電平“1〞，E1(CP)端電平由～和復位開關產(chǎn)生的信號決定。復位開關K5斷開時，編輯課件CC400l的②腳經(jīng)上拉電阻接VCC,由于K1～K4均為關斷狀態(tài)，D0〔DO〕～D3〔D3〕均為低電平“0〞狀態(tài)，所以～為高電平“1〞狀態(tài)，CP端為低電平“0〞狀態(tài)，鎖存了前一次工作階段的編輯課件數(shù)據(jù)。新的工作階段開始，復位開關K5閉合，CC4001的②腳接地，CC4012的輸出端①腳也為低電平“0〞狀態(tài)，所以E1端為高電平“1〞狀態(tài)。以后，E1的狀態(tài)完全由CC4042的輸出端電平?jīng)Q定。一旦數(shù)據(jù)開關(K1～K4)有一個閉合，那么Q0〔Q0〕～Q3〔Q3〕中必有一端最先處于高電平“1〞狀態(tài)，編輯課件相應的LED被點亮，指示出第一信號的位數(shù)。同時CC401