集成電路版圖設(shè)計(jì)五章電容電感

第五章電容和電感一.電容

電容器是一種能夠儲(chǔ)存一定量電荷（即一定數(shù)目電子）的器件。電容器儲(chǔ)存電荷的能力稱為電容，電容的單位是法拉（簡(jiǎn)稱為法，F(xiàn)）。電容可分為多種規(guī)格和種類，包括陶瓷電容、云母電容、玻璃膜電容、紙質(zhì)電容、鋁電解電容和鉭電容等等，圖5.1所示的是各種分立器件形式的電容。

一.電容

由于集成電路是平面加工工藝，所以在集成電路中所有的電容都是平板電容。平板電容是由兩塊導(dǎo)電平板構(gòu)成，兩塊導(dǎo)電平板被稱之為電介質(zhì)的絕緣材料隔開(kāi)，電荷就存儲(chǔ)在這個(gè)電介質(zhì)中。平板電容示意圖如圖5.2所示。圖5.2平板電容示意圖一.電容

電容由電介質(zhì)的厚度、介電常數(shù)以及兩塊平板相互覆蓋部分的面積決定，其中介電常數(shù)是衡量電介質(zhì)質(zhì)量的常數(shù)。想要得到大的電容，可以利用介電常數(shù)大的材料或減小電介質(zhì)的厚度。減小電介質(zhì)的厚度可以增大電容，但當(dāng)電介質(zhì)的厚度減小時(shí)，電介質(zhì)內(nèi)部的電場(chǎng)強(qiáng)度會(huì)增加，太大的電場(chǎng)強(qiáng)度會(huì)導(dǎo)致介質(zhì)擊穿，從而隔離失效。在一定工作電壓下，電介質(zhì)的厚度有一最小值，低于最小值則不能保證電介質(zhì)的有效隔離。一.電容

表5-1常用材料的相對(duì)介電常數(shù)材料相對(duì)介電常數(shù)（真空=1）硅（Si）11.8二氧化硅（SiO2）4-5氮化硅（Si3N4）6-9一.電容

邊緣效應(yīng)：實(shí)際電場(chǎng)不單單存在于兩平板之間，在平板的邊緣也存在電場(chǎng)，即邊緣效應(yīng)，如圖5.3所示。由于邊緣效應(yīng)而產(chǎn)生的電容稱為邊緣電容，邊緣電容等于單位邊緣電容常數(shù)乘以極板的周長(zhǎng)，它存在于極板的四個(gè)邊。邊緣效應(yīng)的存在相當(dāng)于增大了平板的面積，增加的程度與電介質(zhì)的厚度成正比。如果平板的尺寸遠(yuǎn)大于電介質(zhì)的厚度，邊緣效應(yīng)可以被忽略。

圖5.3平板電容的邊緣效應(yīng)一.電容

1.多晶硅-多晶硅電容多晶硅-多晶硅電容可以在雙層多晶硅集成電路工藝中制作，也稱為雙層多晶硅電容。第二層多晶硅作為電容的上電極板，第一層多晶硅作為電容的下電極板，氧化層作為電介質(zhì)。如圖5.4所示，C1和C2為電容的兩個(gè)電極。圖5.4多晶硅-多晶硅電容示意圖一.電容

多晶硅-多晶硅電容通常制作在場(chǎng)區(qū)處，由場(chǎng)氧化層把電容和襯底隔開(kāi)。由于場(chǎng)氧化層較厚，所以多晶硅-多晶硅電容的寄生參數(shù)小，而且無(wú)橫向擴(kuò)散影響。通過(guò)精確控制兩層多晶硅的面積以及兩層多晶硅之間的氧化層的厚度，可得到精確的電容值。由于多晶硅-多晶硅電容制作在場(chǎng)氧化層上，所以電容結(jié)構(gòu)的下方不能有氧化層臺(tái)階，因?yàn)榕_(tái)階會(huì)引起電容下極板的表面不規(guī)則，將造成介質(zhì)層局部減薄和電場(chǎng)集中，從而破壞電容的完整性。一.電容

一.電容

多晶硅-多晶硅電容的實(shí)際版圖包括：電容標(biāo)示層、第一層多晶硅（或多晶硅1）、第二層多晶硅（或多晶硅2）、金屬1、多晶硅1與金屬1接觸孔和多晶硅2與金屬1接觸孔。電容標(biāo)示層表示在此區(qū)域內(nèi)制作電容，；多晶硅1作為電容的下極板；多晶硅2作為電容的上極板；金屬1起到連接電極的作用，通常為金屬鋁；多晶硅1與金屬1之間的接觸孔，引出下極板電極C1；多晶硅2與金屬1之間的接觸孔，引出上極板電極C2。圖中上下兩層多晶硅的面積并不相等，計(jì)算電容時(shí)只需要考慮重疊部分即可。2多晶硅和擴(kuò)散區(qū)（注入?yún)^(qū)或N阱）組成電容器

單層多晶工藝使用的方法。淀積多晶硅前先摻雜下電極板區(qū)域，再生長(zhǎng)柵氧化層和淀積作上電極的多晶硅。有PN結(jié)的寄生電容。一.電容

2多晶硅和擴(kuò)散區(qū)（注入?yún)^(qū)或N阱）組成電容器

例：缺點(diǎn)：下極板寄生結(jié)電容和串聯(lián)電阻，在一定電壓下有非線性效應(yīng)。一.電容

一.電容

對(duì)于多晶硅-N阱電容，由于N阱是輕摻雜的，所以下極板N阱具有較大的串聯(lián)電阻，可通過(guò)在N阱的四周布置接觸孔來(lái)降低串聯(lián)電阻的影響。同時(shí)下極板N阱還有寄生結(jié)電容，該寄生結(jié)電容來(lái)自于PN結(jié)，如圖所示。在進(jìn)行多晶硅-N阱電容下極板電位的連接時(shí)需要注意，必須始終保證N阱和P型襯底之間的PN結(jié)始終反偏。多晶硅-N阱電容在一定電壓下有非線性效應(yīng)。一.電容

3.金屬-多晶硅電容如果利用多晶硅作為電容的下極板，金屬作為電容的上極板，就可形成金屬-多晶硅電容。如圖5.9所示，金屬-多晶硅電容與多晶硅-多晶硅電容相似，只不過(guò)上極板是金屬而不是多晶硅。圖5.9金屬-多晶硅電容示意圖一.電容

4.金屬-金屬電容如果電容的上下極板都用金屬來(lái)構(gòu)成，就會(huì)形成金屬-金屬電容，如圖5.10所示。金屬-金屬電容不存在PN結(jié)，從而消除了結(jié)電容，對(duì)電壓的依賴也消失了.金屬-金屬電容的精度高、匹配性好。當(dāng)兩塊金屬重疊時(shí)，必須確保上下兩層金屬不能短路。對(duì)于金屬-金屬電容需要一層相當(dāng)厚的電介質(zhì)材料來(lái)隔離不同的金屬層。由于兩層金屬之間的距離增加了，為了得到和其它電容相同的電容值，需要制備的金屬極板的面積將大大增加。一.電容

為了減小金屬-金屬電容所占用的面積，在多層金屬互連系統(tǒng)中可以制備疊層金屬電容。多層金屬平板垂直地堆疊在一起，從上至下，每?jī)蓪咏饘僦g都存在電容。通過(guò)將奇數(shù)層金屬連接在一起作為一個(gè)電極，而將偶數(shù)層金屬連接在一起作為另一個(gè)電極。從剖面圖來(lái)看，金屬-金屬電容是梳狀交叉結(jié)構(gòu)。圖5.11疊層金屬電容示意圖一.電容

以圖5.11所示的疊層電容為例，假設(shè)上極板為金屬M(fèi)2和金屬M(fèi)4，下極板為金屬M(fèi)1和金屬M(fèi)3，則由于梳狀交叉結(jié)構(gòu)，上下極板的面積都相當(dāng)于增加至重疊面積的三倍，總電容等效于圖中所示的三個(gè)電容之和。對(duì)于疊層金屬電容，其典型優(yōu)點(diǎn)就是在單位芯片面積上可獲得更大的電容，缺點(diǎn)是受限于多層金屬互連系統(tǒng)使用的金屬層數(shù)。一.電容

電容的寄生效應(yīng):利用集成電路中已有的材料制備電容器是非常方便的，不需要額外增加工藝步驟。。在集成電路中存在電容器是常見(jiàn)的情況，任何時(shí)刻，只要有一塊導(dǎo)電材料跨過(guò)另一塊導(dǎo)電材料且二者之間還存在電解質(zhì)（包括空氣）就會(huì)形成一個(gè)電容器。一.電容

電容匹配規(guī)則1.匹配電容的圖形要盡量相同。邊緣效應(yīng)的存在使得不同圖形的電容無(wú)法實(shí)現(xiàn)精確匹配。如果電容的圖形不同，那么每一個(gè)電容都應(yīng)該由一定數(shù)目的子電容或單位電容構(gòu)成，通過(guò)相同的子電容或單位電容的圖形來(lái)實(shí)現(xiàn)不同尺寸電容的匹配。一.電容

電容匹配規(guī)則2.精確匹配電容的尺寸應(yīng)該采用正方形。因?yàn)樵跀U(kuò)散和離子注入、光刻和刻蝕等工藝過(guò)程中圖形會(huì)發(fā)生收縮或擴(kuò)張，所以硅片上生產(chǎn)出來(lái)的器件圖形尺寸不會(huì)與版圖數(shù)據(jù)的尺寸完全匹配。版圖圖形的尺寸與實(shí)際測(cè)量尺寸之間的差異構(gòu)成了工藝偏差，工藝偏差對(duì)電容會(huì)引入系統(tǒng)失配。對(duì)于電容，由于邊緣效應(yīng)的存在，外圍變化可導(dǎo)致較大的失配。周長(zhǎng)面積比越小，電容的匹配精度越高。在所有矩形中，正方形的周長(zhǎng)面積比最小，因此，匹配性最好。當(dāng)匹配電容的周長(zhǎng)面積比相等時(shí)，它們對(duì)工藝偏差不敏感。對(duì)于兩個(gè)等值電容的情況，可以通過(guò)從用相同形狀的電容來(lái)實(shí)現(xiàn)。通常把相同的匹配電容繪制成正方形。如果電容值不是簡(jiǎn)單的比例，就應(yīng)該采用匹配子電容或單位電容陣列。一.電容

BadGood一.電容

電容匹配規(guī)則3.匹配電容的大小要適當(dāng)。電容的隨機(jī)失配與電容面積的平方根成反比，但并不是面積遠(yuǎn)大匹配就越好?？偸谴嬖谝粋€(gè)最佳電容尺寸，超過(guò)這個(gè)尺寸，梯度效應(yīng)就會(huì)非常明顯，從而影響匹配。某些CMOS集成電路工藝中，正方形電容的尺寸應(yīng)該介于20μm×20μm至50μm×50μm之間。超過(guò)該尺寸的電容應(yīng)該被劃分成多個(gè)單位電容，利用適當(dāng)?shù)慕徊骜詈蠝p小梯度影響，改善電容整體的匹配性。4.匹配電容要鄰近擺放。與電阻一樣，鄰近擺放可降低集成電路制造工藝的失配。如果涉及多個(gè)電容，則應(yīng)該把它們排布在盡可能小的矩形陣列里，同時(shí)保證相鄰的行具有相同的間距，相鄰的列也具有相同的間距。一.電容

電容匹配規(guī)則5.利用陣列結(jié)構(gòu)拆分大電容來(lái)實(shí)現(xiàn)對(duì)稱性，陣列結(jié)構(gòu)應(yīng)該共質(zhì)心，并在陣列電容的周圍設(shè)置虛擬電容（Dummy）。一.電容

電容匹配規(guī)則6.精確匹配的電容應(yīng)進(jìn)行靜電屏蔽，如果沒(méi)有靜電屏蔽，則不應(yīng)該在電容上方布線。靜電屏蔽就是在電容的兩個(gè)極板的外側(cè)利用金屬或其它材料進(jìn)行覆蓋，并對(duì)覆蓋材料進(jìn)行適當(dāng)連接從而實(shí)現(xiàn)電容極板免受靜電干擾的方法。靜電屏蔽能使極板免受鄰近導(dǎo)線的影響，還能屏蔽電容耦合。由于集成電路工藝的特殊性，通常只能對(duì)電容的上極板進(jìn)行靜電屏蔽。一.電容

電容匹配規(guī)則7.匹配的電容應(yīng)盡量放置在低應(yīng)力區(qū)，并遠(yuǎn)離功率器件。把電容放置在低應(yīng)力區(qū)可避免應(yīng)力誘發(fā)極板變形，遠(yuǎn)離功率器件可避免熱梯度產(chǎn)生失配。二.電感

電感是以電磁場(chǎng)形式存儲(chǔ)能量的另一類無(wú)源元件。與電容一樣，電感也分為多種規(guī)格和種類，圖5.16所示為分立器件形式的電感。二.電感

二.電感

線圈結(jié)構(gòu)的電感很難集成，對(duì)于采用平面加工工藝的集成電路芯片，可以使用平面結(jié)構(gòu)的電感（簡(jiǎn)稱為平面電感。硅片幾十微米二.電感

(a)圓形(b)八邊形(c)方形圖5.20平面電感電感占用的面積很大，而且由于其它導(dǎo)線都要盡量遠(yuǎn)離電感，所以造成芯片面積的浪費(fèi)。螺旋電感M1M2M1疊層電感M2M1與M2的繞行方向必須一致，二者的繞線穿插不重疊。二.電感

二.電感

電感的寄生效應(yīng)：集成電感會(huì)受到很多寄生效應(yīng)的影響，其中渦流損耗是最重要的。交變電流的變化會(huì)產(chǎn)生磁場(chǎng)，由于互感作用，磁場(chǎng)的變化又會(huì)在附近的導(dǎo)體中產(chǎn)生循環(huán)電流。這些渦流會(huì)消耗磁場(chǎng)的能量，這就是渦流損耗。渦流損耗消耗對(duì)于低功耗集成電路的影響越來(lái)越重要。由于渦流損耗對(duì)整個(gè)電路的影響可以等效于插入串聯(lián)電阻引起的損耗，因此可通過(guò)把電感制作在輕摻雜襯底上來(lái)避免渦流損耗。因?yàn)榇艌?chǎng)可以深入到硅中幾微米，因此若使用外延層制備硅片，則外延層和下面的襯底都必須是輕摻雜的。二.電感

電感設(shè)計(jì)準(zhǔn)則：1.集成電感應(yīng)制作在高電阻率的襯底上。為了減小渦流損耗，應(yīng)該把電感制作在高電阻率（輕摻雜）的襯底上。2.盡量用高層金屬制作電感。由于第一層金屬距離襯底太近，為了減小寄生電容效應(yīng)，應(yīng)該利用最層金屬來(lái)制備電感，或者將兩層或三層金屬結(jié)合在一起使用。二.電感

電感設(shè)計(jì)準(zhǔn)則：3.所有未連接的金屬線都要遠(yuǎn)離電感。為了避免電感與其它金屬導(dǎo)線的互感，所有未連接的金屬線都要遠(yuǎn)離電感，有經(jīng)驗(yàn)表明，金屬線與電感之間的最小距離應(yīng)為特征工藝尺寸（即線寬）的5倍。不單單金屬線，其它元件（例如PN結(jié)）也應(yīng)盡量遠(yuǎn)離電感。這樣由于電感本身占用的面積就大，其它元件還要盡量遠(yuǎn)離電感，所以造成芯片面積的浪費(fèi)。4.盡可能地降低電感不同圈的導(dǎo)